JPH0219973B2 - - Google Patents
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- JPH0219973B2 JPH0219973B2 JP56148094A JP14809481A JPH0219973B2 JP H0219973 B2 JPH0219973 B2 JP H0219973B2 JP 56148094 A JP56148094 A JP 56148094A JP 14809481 A JP14809481 A JP 14809481A JP H0219973 B2 JPH0219973 B2 JP H0219973B2
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- JP
- Japan
- Prior art keywords
- polyacetylene film
- film
- polyacetylene
- conductor
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置とその製造方法、特に新規
な配線構造をもつた半導体装置とその製造方法に
関する。
な配線構造をもつた半導体装置とその製造方法に
関する。
集積回路（IC）などの半導体装置はLSI、
VLSIと大規模に集積化されており、その素子表
面に形成する配線層も、現在は精々２層配線程度
であるが、今後は素子の高集積化に伴つて３層、
５層と益々多層化する傾向にある。従来の配線構
造は、例えば第１図にMOS型半導体素子の一例
を示しているが、半導体基板１上にゲート電極
２、ソース領域およびドレイン領域３を設け、こ
れら両領域の表面抵抗を減少するため白金シリサ
イド（PtSi2）層４を設けた後、その上に燐けい
酸ガラス（PSG）膜５を化学気相成長（CVD）
法で被着し、パターンニングして電極窓Ｃ１をあ
ける。次いでアルミニウム（Al）配線層６を蒸
着法又はスパツタ法で被着し、パターンニング
し、更にその上に同様にしてPSG膜７を被着し、
パターンニングして接続電極窓Ｃ２をあける。更
にその上に前記と同様にしてAl配線層８を被着
し、パターンニングする。このようにして、多層
に積層する方式が採られ、又Al配線層の代りに
多結晶シリコン層や金属シリサイド層も使用され
ているが、図示のように従来の配線構造では表面
の凹凸部分の形成を避けることができない。即ち
電極窓Ｃ１や接続電極窓Ｃ２には、上面に被着す
るAl配線層と同時に被着させるため、その窓部
分で凹みが大きくできる。したがつて今後積層数
が増加すればそれだけ凹凸が多くなり激しくなる
から、配線層や絶縁膜の膜厚の均一化は一層難し
くなり、断線や短絡の恐れは増大する。
VLSIと大規模に集積化されており、その素子表
面に形成する配線層も、現在は精々２層配線程度
であるが、今後は素子の高集積化に伴つて３層、
５層と益々多層化する傾向にある。従来の配線構
造は、例えば第１図にMOS型半導体素子の一例
を示しているが、半導体基板１上にゲート電極
２、ソース領域およびドレイン領域３を設け、こ
れら両領域の表面抵抗を減少するため白金シリサ
イド（PtSi2）層４を設けた後、その上に燐けい
酸ガラス（PSG）膜５を化学気相成長（CVD）
法で被着し、パターンニングして電極窓Ｃ１をあ
ける。次いでアルミニウム（Al）配線層６を蒸
着法又はスパツタ法で被着し、パターンニング
し、更にその上に同様にしてPSG膜７を被着し、
パターンニングして接続電極窓Ｃ２をあける。更
にその上に前記と同様にしてAl配線層８を被着
し、パターンニングする。このようにして、多層
に積層する方式が採られ、又Al配線層の代りに
多結晶シリコン層や金属シリサイド層も使用され
ているが、図示のように従来の配線構造では表面
の凹凸部分の形成を避けることができない。即ち
電極窓Ｃ１や接続電極窓Ｃ２には、上面に被着す
るAl配線層と同時に被着させるため、その窓部
分で凹みが大きくできる。したがつて今後積層数
が増加すればそれだけ凹凸が多くなり激しくなる
から、配線層や絶縁膜の膜厚の均一化は一層難し
くなり、断線や短絡の恐れは増大する。
本発明はかような問題点を解消させることを目
的としており、その特徴は夫々表面が白金シリサ
イドの被着されているソース・ドレインを含む半
導体基板上の第１のポリアセチレン膜の絶縁層、
第１の導電体層、第２のポリアセチレン膜の絶縁
層及び第２の導電体層との接続位置に対応する部
分のポリアセチレン膜が選択的に、導電型不純物
の導入により、導電体化されてなる構造の半導体
装置とその製造方法を提供するものである。
的としており、その特徴は夫々表面が白金シリサ
イドの被着されているソース・ドレインを含む半
導体基板上の第１のポリアセチレン膜の絶縁層、
第１の導電体層、第２のポリアセチレン膜の絶縁
層及び第２の導電体層との接続位置に対応する部
分のポリアセチレン膜が選択的に、導電型不純物
の導入により、導電体化されてなる構造の半導体
装置とその製造方法を提供するものである。
ポリアセチレン（poly acetylene；（CH）x）は
チーグラー・ナツタ触媒を利用して、基板上にフ
イルム状に成長し、その処理時間を加減して、そ
の膜厚を容易に0.1μｍ〜0.5μｍ程度に形成するこ
とができる。また、ポリアセチレンは半導体とし
ての性質をもち、塩素（Cl2）、臭素（Br2）、沃素
（I2）をはじめとして、五弗化砒素（AsF5）など
の弗素化合物、塩化沃素（ICl）などの沃素化合
物、その他硼素化合物、硫酸（H2SO4）、硝酸
（HNO3）などを含有すればＰ型半導体として働
き、又リチウム（Li）、ナトリウム（Na）、カリ
ウム（Ｋ）を含有してＮ型半導体となることが知
られている。しかも導電型不純物を含まない（ノ
ンドープド；non doped）ポリアセチレンは電気
伝導度10-6／Ωcmの絶縁体であるが、導電型不純
物を含んだ（ドープド；doped）ポリアセチレン
は金属的となり、電気伝導度は例えばcis〔CH
（AsF5）0.064〕xの組成を持つと103／Ωcm以上（電
気抵抗0.001Ωcm以下）となる。そして、低温度
（−70℃）で成長してシス（cis）型ポリアセチレ
ンが形成され、高温度（200℃）で熱処理すれば
トランス（Trans）型に変化するが、何れもドー
プすれば導電体となる。
チーグラー・ナツタ触媒を利用して、基板上にフ
イルム状に成長し、その処理時間を加減して、そ
の膜厚を容易に0.1μｍ〜0.5μｍ程度に形成するこ
とができる。また、ポリアセチレンは半導体とし
ての性質をもち、塩素（Cl2）、臭素（Br2）、沃素
（I2）をはじめとして、五弗化砒素（AsF5）など
の弗素化合物、塩化沃素（ICl）などの沃素化合
物、その他硼素化合物、硫酸（H2SO4）、硝酸
（HNO3）などを含有すればＰ型半導体として働
き、又リチウム（Li）、ナトリウム（Na）、カリ
ウム（Ｋ）を含有してＮ型半導体となることが知
られている。しかも導電型不純物を含まない（ノ
ンドープド；non doped）ポリアセチレンは電気
伝導度10-6／Ωcmの絶縁体であるが、導電型不純
物を含んだ（ドープド；doped）ポリアセチレン
は金属的となり、電気伝導度は例えばcis〔CH
（AsF5）0.064〕xの組成を持つと103／Ωcm以上（電
気抵抗0.001Ωcm以下）となる。そして、低温度
（−70℃）で成長してシス（cis）型ポリアセチレ
ンが形成され、高温度（200℃）で熱処理すれば
トランス（Trans）型に変化するが、何れもドー
プすれば導電体となる。
本発明はこのようなポリアセチレン膜を多層配
線の層間絶縁層として用い、選択的にドープした
ポリアセチレン膜として接続電極とし、且つ接続
電極とソース・ドレイン領域の間に白金シリサイ
ドを介在させてオーミツクコンタクトを完成させ
る構造で、第２図に一実施例の断面図を示してい
る。第２図は前記した第１図と同じくMOS型半
導体素子の２層配線構造であり、半導体基板１上
にゲート電極２、ソース領域およびドレイン領域
３、PtSi2層４を設けて素子を形成した後、その
上にノンドープのポリアセチレン膜１１を成長
し、電極部分に例えばＰ型不純物であるAsF5を
注入して電極１１Ｃを選択的に形成し、その上に
Al配線層６を被着し、パターンニングし、更に
その上に同じくノンドープのポリアセチレン膜１
２を成長し、１１Ｃの形成と同様にして接続電極
１２Ｃを選択的に形成し、次いで上層のAl配線
層８を被着し、パターンニング形成している。ポ
リアセチレン膜１１，１２の膜厚は例えば数1000
Åとし、このように電極窓を窓あけすることな
く、その電極部のポリアセチレン膜を導電体に変
化させると、従来のような窓部分での凹みはなく
なつて、平坦化される。したがつて、窓部分での
段線がなくなるだけでなく３層、５層と多層化し
ても、表面の凹凸が増加することは避けられて、
膜厚は均一化され易くて、微細加工が容易となり
断線や短絡の増加はおこらなくなる。
線の層間絶縁層として用い、選択的にドープした
ポリアセチレン膜として接続電極とし、且つ接続
電極とソース・ドレイン領域の間に白金シリサイ
ドを介在させてオーミツクコンタクトを完成させ
る構造で、第２図に一実施例の断面図を示してい
る。第２図は前記した第１図と同じくMOS型半
導体素子の２層配線構造であり、半導体基板１上
にゲート電極２、ソース領域およびドレイン領域
３、PtSi2層４を設けて素子を形成した後、その
上にノンドープのポリアセチレン膜１１を成長
し、電極部分に例えばＰ型不純物であるAsF5を
注入して電極１１Ｃを選択的に形成し、その上に
Al配線層６を被着し、パターンニングし、更に
その上に同じくノンドープのポリアセチレン膜１
２を成長し、１１Ｃの形成と同様にして接続電極
１２Ｃを選択的に形成し、次いで上層のAl配線
層８を被着し、パターンニング形成している。ポ
リアセチレン膜１１，１２の膜厚は例えば数1000
Åとし、このように電極窓を窓あけすることな
く、その電極部のポリアセチレン膜を導電体に変
化させると、従来のような窓部分での凹みはなく
なつて、平坦化される。したがつて、窓部分での
段線がなくなるだけでなく３層、５層と多層化し
ても、表面の凹凸が増加することは避けられて、
膜厚は均一化され易くて、微細加工が容易となり
断線や短絡の増加はおこらなくなる。
次に本発明にかゝる製造方法を説明すると、第
３図ないし第５図はその工程順図で、先づ第３図
に示すように半導体基板１に前記したように
MOS型素子を形成した後、チーグラーナツタ触
媒をその表面に塗布し、低温度で、アセチレンガ
ス雰囲気にすると、触媒作用によつて表面上に数
1000Åのシス型ポリアセチレン膜１１が成長す
る。成長後、チーグラーナツタ触媒は有機溶剤で
溶解除去するが、成長したポリアセチレン膜１１
は繊維がからみ合つた構造であるから、その間に
付着しているチーグラーナツタ触媒の除去は容易
であり、又ポリアセチレン膜はいかなる有機溶剤
にも不溶である。
３図ないし第５図はその工程順図で、先づ第３図
に示すように半導体基板１に前記したように
MOS型素子を形成した後、チーグラーナツタ触
媒をその表面に塗布し、低温度で、アセチレンガ
ス雰囲気にすると、触媒作用によつて表面上に数
1000Åのシス型ポリアセチレン膜１１が成長す
る。成長後、チーグラーナツタ触媒は有機溶剤で
溶解除去するが、成長したポリアセチレン膜１１
は繊維がからみ合つた構造であるから、その間に
付着しているチーグラーナツタ触媒の除去は容易
であり、又ポリアセチレン膜はいかなる有機溶剤
にも不溶である。
次いで、第４図に示すようにその上面に膜厚
1μｍのレジスト膜１３を塗布しパターンニング
して、電極部のみポリアセチレン膜１１を露出さ
せ、上からAsF5イオンをイオン注入法により注
入する。そうして、注入電圧200KeV、注入濃度
10モル％以上とすば、注入部分は導電体１１Ｃと
なる。次いでレジスト膜１３を溶解除去し、第５
図に示すようにAl配線層６を蒸着法又はスパツ
タ法で被着し、リソグラフイ技術を用いてパター
ンニングする。以下、同様にしてポリアセチレン
膜１２を成長し、接続電極１２Ｃを形成し、次い
でAl配線層８を被着し、パターンニング形成す
る。
1μｍのレジスト膜１３を塗布しパターンニング
して、電極部のみポリアセチレン膜１１を露出さ
せ、上からAsF5イオンをイオン注入法により注
入する。そうして、注入電圧200KeV、注入濃度
10モル％以上とすば、注入部分は導電体１１Ｃと
なる。次いでレジスト膜１３を溶解除去し、第５
図に示すようにAl配線層６を蒸着法又はスパツ
タ法で被着し、リソグラフイ技術を用いてパター
ンニングする。以下、同様にしてポリアセチレン
膜１２を成長し、接続電極１２Ｃを形成し、次い
でAl配線層８を被着し、パターンニング形成す
る。
上記の製造方法は導電型不純物をイオン注入し
てポリアセチレンを導電体とする方法であるが、
他にエレクトロケミカルドーピング法あるいは拡
散法でも導電体を形成することができる。第６図
はAsF5の含有量と電気伝導度との関係図表で、
図示のように10モル％程度の含有量にすれば約
103／Ωcmの電気伝導度がえられ、これは高濃度
にドープした多結晶Siと同程度である。
てポリアセチレンを導電体とする方法であるが、
他にエレクトロケミカルドーピング法あるいは拡
散法でも導電体を形成することができる。第６図
はAsF5の含有量と電気伝導度との関係図表で、
図示のように10モル％程度の含有量にすれば約
103／Ωcmの電気伝導度がえられ、これは高濃度
にドープした多結晶Siと同程度である。
以上の実施例による説明から判るように、本発
明は電極を窓あけしないから、一層多層化しても
半導体表面上の凹凸が激しくなることはなく、し
たがつて断線や短絡の増加なしに、高度に多層化
して歩留や信頼性を維持できる。しかも、本発明
にかゝる半導体装置は配線をAlなどの金属配線
で形成するため、多結晶Siに比べてはるかに電気
伝導度が良く、接続電極は金属配線に比較して、
比抵抗が高いものの、長さは僅か1μｍ以下であ
るから、全体としての配線の高導電性を悪くさせ
ることはない。したがつて、本発明は高多層配線
として、断線や短絡のない高信頼性が保たれ、且
つ良好な導電性の得られる高品質の半導体装置
で、今後大規模集積化の推進に寄与するものであ
る。
明は電極を窓あけしないから、一層多層化しても
半導体表面上の凹凸が激しくなることはなく、し
たがつて断線や短絡の増加なしに、高度に多層化
して歩留や信頼性を維持できる。しかも、本発明
にかゝる半導体装置は配線をAlなどの金属配線
で形成するため、多結晶Siに比べてはるかに電気
伝導度が良く、接続電極は金属配線に比較して、
比抵抗が高いものの、長さは僅か1μｍ以下であ
るから、全体としての配線の高導電性を悪くさせ
ることはない。したがつて、本発明は高多層配線
として、断線や短絡のない高信頼性が保たれ、且
つ良好な導電性の得られる高品質の半導体装置
で、今後大規模集積化の推進に寄与するものであ
る。
第１図は従来の半導体装置の断面図、第２図は
本発明にかゝる半導体装置の断面図、第３図ない
し第５図はその製造工程順図、第６図はAsF5濃
度と電気伝導度との関係図表である。図中、１は
半導体基板、６，８はAl配線層、１１，１２は
ポリアセチレン膜からなる絶縁層、１１Ｃ，１２
Ｃはポリアセチレン膜からなる導電体、１３はレ
ジスト膜を示す。
本発明にかゝる半導体装置の断面図、第３図ない
し第５図はその製造工程順図、第６図はAsF5濃
度と電気伝導度との関係図表である。図中、１は
半導体基板、６，８はAl配線層、１１，１２は
ポリアセチレン膜からなる絶縁層、１１Ｃ，１２
Ｃはポリアセチレン膜からなる導電体、１３はレ
ジスト膜を示す。
Claims (1)
- 【特許請求の範囲】 １ 夫々表面が白金シリサイドの被着されている
ソース・ドレインを含む半導体基板上の第１のポ
リアセチレン膜の絶縁層、第１の導電体層、第２
のポリアセチレン膜の絶縁層及び第２の導電体層
の積層構造よりなり、且つ、ソース・ドレインに
対応する部分及び第１の導電体層と第２の導電体
層との接続位置に対応する部分のポリアセチレン
膜が選択的に、導電形不純物の導入により、導電
体化されてなることを特徴とする半導体装置。 ２ 半導体基板上のソース・ドレインに対応する
表面に白金シリサイドを被着する工程と、 ソース・ドレインを含む半導体基板の表面に第
一のポリアセチレン膜の絶縁層を形成する工程
と、 該第１のポリアセチレン膜の絶縁層のソース・
ドレインに対応する部分に選択的に導電形不純物
を導入し、導電体化する工程と、 該第１のポリアセチレン膜の上に第１の導電体
層を形成する工程と、 該第１の導電体層の上面に第２のポリアセチレ
ン膜の絶縁層を形成する工程と、 該第２のポリアセチレン膜の絶縁層に選択的に
導電形不純物を導入し、導電体化する工程と、 該第２のポリアセチレン膜上に第２の導電体層
を形成する工程を含むことを特徴とする半導体装
置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56148094A JPS5848942A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置とその製造方法 |
| DE8282304904T DE3277759D1 (en) | 1981-09-18 | 1982-09-17 | Semiconductor device having new conductive interconnection structure and method for manufacturing the same |
| EP82304904A EP0075454B1 (en) | 1981-09-18 | 1982-09-17 | Semiconductor device having new conductive interconnection structure and method for manufacturing the same |
| US07/008,139 US4761677A (en) | 1981-09-18 | 1987-01-22 | Semiconductor device having new conductive interconnection structure and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56148094A JPS5848942A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848942A JPS5848942A (ja) | 1983-03-23 |
| JPH0219973B2 true JPH0219973B2 (ja) | 1990-05-07 |
Family
ID=15445100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56148094A Granted JPS5848942A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848942A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148149A (ja) * | 1984-01-13 | 1985-08-05 | Nec Corp | 半導体集積回路装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4832581A (ja) * | 1971-08-31 | 1973-04-28 | ||
| JPS55130161A (en) * | 1979-03-30 | 1980-10-08 | Showa Denko Kk | Fabricating method of p-n hetero junction element |
| CA1142261A (en) * | 1979-06-29 | 1983-03-01 | Siegfried K. Wiedmann | Interconnection of opposite conductivity type semiconductor regions |
-
1981
- 1981-09-18 JP JP56148094A patent/JPS5848942A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5848942A (ja) | 1983-03-23 |
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