JPH02199917A

JPH02199917A - 遅延回路

Info

Publication number: JPH02199917A
Application number: JP1018481A
Authority: JP
Inventors: Kazumi Narita; 成田　一省
Original assignee: Individual
Current assignee: Individual
Priority date: 1989-01-27
Filing date: 1989-01-27
Publication date: 1990-08-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、入力信号があって後所定時間後に出力信号が
発生し、故障時出力信号を発止しない、いわゆる、フェ
ールセーフなオン・デレー回路に関する。

（従来の技術）従来、オン・デレー回路には、第１の方法として、たと
えば出力信号が故障で２値出力１．０のいずれにも誤る
Ｔ、ＴＬやＣＭＯＳを使ったカウンりが利用され、入力
信号が印加されて後クロック信号が発生し、これを計数
して所定時間後に出力信号が発生する方法が採られてき
ている。

また、第２の方法として、特開昭５７−１７８４１６号
公開公報や特開昭５７−４１７０２号公開公報による遅
延回路が明らかにされている。これらの方法はフェール
セーフな（故障時出力信号を発生しない）フリップフロ
ップの開発が実現していない現在、フェールセーフな自
己保持回路による記憶回路が利用されている。第３図は
この自己保持回路の構成例で、Ｃ，Ｄは入力電圧、Ｖｃ
ｃは電源（電源電圧もＶｃｃで表す）、７は発振によっ
て論理積演算を行う演算発振器、Ｔ　＋　　Ｔ　ｔ　　
Ｔ　１　は演算発振器の発ａ器を構成するトランジスタ
、Ｒｓ　　　Ｒ＆Ｒｙ　　１１ａ　　Ｒｓ　　Ｒｙｅ、
Ｒｏ、Ｒ１１は抵抗器（抵抗値も同じ記号で表す）、６
は発振出力を増幅する増幅器、８．９は倍電圧整流回路
、Ｃ１Ｃ＆　　Ｃｑ　　Ｃ＊は倍電圧整流回路８．９を
構成するコンデンサ、Ｄ　ｔ　　　Ｄ　意Ｄ　Ｉ　　　
Ｄ　ａ　は倍電圧！！流回路８．９を構成するダイオー
ド、ＲＩＳは演算発振器の直流出力信号（倍電圧整流回
路８の出力信号）を電圧Ｃに帰還して自己保持回路を構
成するための抵抗器である０図の回路は、入力電圧Ｃの
印加電圧をＶＣ５入力電圧りの印加電圧をｖ９とすると
、電圧Ｃ，Ｄに以下の条件の電圧が印加されるとき発振
し、この発振した出力信号は増幅器６で増幅されて倍電
圧整流回路８．９の整流出力信号（すなわち、入力信号
Ｖ、　　Ｖ、の論理積出力信号〕となる。

そして、倍電圧整流回路８の出力信号は抵抗Ｒ１、を介
して入力電圧Ｃに帰還されるので、第３図の回路は、入
力電圧Ｃに（１）式を満たす人力信号■。が印加される
と、入力電圧りに（２）式を満たす入力電圧Ｖ、が印加
されている間、たとえ入力信号■、が（１）式を溝たさ
なくなっても、発願して出力電圧已に出力電圧が生じる
０図の回路は増幅器６を含む演算発振器７や！ｉ！流回
路８．９が故障したとき出力信号を発生しない構成で実
現でき、また、帰還抵抗Ｒ１３が断線しても自己保持機
能を失うので、故障時自己保持出力信号を生じない、フ
ェールセーフな自己保持回路となる。

第４図は、第３図に示した自己保持回路を利用して故障
時出力電圧を生じないオン・デレー回路を構成した従来
例で、特開昭５７−１７８４１６号公開公報に基づ〈実
施例である８図で、Ｖｃｃは電源電圧、Ａは入力電圧、
１０は入力電圧Ａに入力電圧が印加されて後所定時間後
に出力パルスを発生するＰＵＴ（プログラマブル・ユニ
ジャンクシリン・トランジスタ）による公知の発ＦＡ器
、１１は第３図で示した自己保持回路、（Ｅ）は自己保
持回路１１の出力電圧巳と同一の出力電圧である。Ｒ９
とＲはＰＵＴのゲート電位を与える抵抗器、Ｒ１とＣ７
はＲ７・Ｃ７の時定数でＰＬＯＴが発信するためのアノ
ード抵抗およびコンデンサでＲ１はカソード抵抗、Ｄｓ
はＰＵＴ発振器ｌＯの出力信号を自己保持回路１１に供
給するためのダイオードである。

第４図の回路は、ＰＵＴ発Ｓ器ｌＯが発振し、かつ（２
）式を満たす入力電圧が入力電圧Ａに印加されるとＲ７
・ＣＴの時定数で定まる所定時間後にＰＵＴ発振器ｌＯ
に出力パルスを生じる。この出力パルスはダイオードＤ
、を介して自己保持回路１１のｙＤｉｏ路Ｒ０をもつ側
の入力電圧Ｃに印加される。一方、自己保持回路１１の
もう１つの入力電圧りには入力電圧Ａの入力電圧が直接
印加されているので、入力電圧へに（２）式を満たす入
力電圧が印加されている間自己保持出力信号を出力電圧
（Ｅ）に生じる。ＰＵＴ発振器は故障時出力パルスを発
生せず、また、ダイオードＤｓに短絡故障が生じた場合
、通常Ｒｔ　ｓ　＞　＞　Ｒｔであり、抵抗Ｒ１を介し
て帰還される電圧が低下して自己保持回路１１は自己保
持機能を失うので、第４図の回路は、故障時出力を生じ
ないオン・デレー回路となる。

第５図は特開昭５７−４１７０２号公開公報で明らかに
されたフェールセーフなオン・デレー回路の構成を示す
・ブロック図で、１２．１３．１４は第３図で示した自
己保持回路、１５は正電位（＋Ｖ）と負電位（−Ｖ）の
出力信号ｒ（対称３値の信号と呼ばれる）を発生する信
号発生器、１６．１７．１８は従属して並べられた自己
保持回路１２．１３．１４を順序づけて自己保持するた
めの故障時出力信号を発生しないステアリング回路、Ｖ
ＣＣはｌｔｔ［、（已°）は入力電圧、（Ｅ）は自己保
持回路の出力電圧Ｅと同一の出力電圧である０図の回路
構成は、図に書いてない前段の自己保持回路の出力信号
を入力電圧（Ｅ’）で受けて、順次信号発生器の出力信
号ｒを自己保持回路１２．１３．１４で計数するカウン
タを形成している。即ち、入力電圧が入力電圧（Ｅｏ）
、および信号発生１１３１５に印加される（たとえば、
入力電圧が信号発生器１４の電源として入力される）と
、信号発生器が＋Ｖ、−Ｖの振幅で発振して出力パルス
を生成し、まず自己保持回路１２にステアリング回路１
６から一番目の出力パルスが入力されて、自己保持回路
１６の出力電圧已に出力電圧が生じる。

次に、自己保持回路１２の出力条件でステアリング回路
１７は信号発生器１５の２番目の出力パルスを自己保持
回路１３に供給して自己保持回路１３の出力電圧已に出
力電圧を生ぜしめる。自己保持回路１３の出力条件に基
づいて、ステアリング回路１８は信号発生器１５の３番
目の出力パルスを自己像持回ｒ８１４に入力して、自己
保持回路１４の出力嬬子已に出力電圧を生ぜしめる。こ
のようにして、自己保持回路１４の出力電圧（Ｅ）には
、入力電圧（Ｅｏ）に印加された入力信号の遅延出力信
号が信号発生器１５の出力パルスの周期に対応して発生
する。

（発明が解決しようとする問題点）しかしながら、上述の第１の方法はフェールセーフ（故
障時出力信号が０となる）なフリップ・フロップが実現
していない現在、フェールセールな遅延回路（故障時−
遅延出力信号を発生しない特性をもつ遅延回路）と５は
ならない、また、第２の方法として示した第４図の構成
によれば、長い遅延時間を得るには、図の構成の遅延回
路を複数段従続接ｖｔ（図の回路の出力電圧（已）の出
力電圧を次段の入力電圧への入力信号とする）すればよ
いが、ＰＵＴ発振器１０と自己保持回路１１の２つを従
続接続しなければならず回路が複雑になる。また、第２
の方法として第５図で示した遅延回路の構成の従来例に
よれば、信号発生！３１５が正負の振幅の出力パルスを
発生しなければならず、さらに、故障で誤って出力信号
を発生しないステアリング回路を利用しな。ければなら
ず、複雑な回路構成とならざるを得ない。

（問題点を解決する手段）上述する従来の問題点を解決するために、本発明に係る
遅延回路では、位相の異る２つの出力信号を発生する信
号発生回路と、この信号発生回路の２つの出力信号の一
方を自己保持する自己保持回路が、信号発生回路の他方
の出力信号を自己保持する自己保持回路の出力信号の発
生条件に基づき自己保持する複数の故障時出力信号を発
生しない自己保持回路から構成している。

（作　用）本発明の遅延回路によれば、故障で出力信号を発生せず
、長い遅延時間を簡単な構成で実現できる。

（実施例）第１図は本発明に係る遅延回路の実施例を示すブロック
図で、Ａは入力電圧、Ｂは出力電圧、Ｖｃｃは電源、ｌ
は位相の異る２つの出力信号ａ、ｂを出力する信号発生
器でたとえばマルチパイプレーク、２．３．４．５はた
とえば第３図で示した故障時出力信号を発生しない自己
保持回路、ＣＩ、Ｃ３とＲ，Ｒ，は信号発生器ｌの第２
の出力信号すを微分するためのコンデンサと抵抗ＷＢ、
Ｄｌ、Ｄ、はこの微分信号の正成分を自己保持回路２．
４に入力するためのダイオード、Ｃｔ　　Ｃａ　とＲＲ
４は信号発生器ｌの第１の出力信号ａを微分するための
コンデンサと抵抗器、Ｄ、　　Ｄ、はこの微分信号の正
成分を自己保持回路３．５に入力するためのダイオード
、Ｑ、　Ｑ“は信号発生器ｌの出力電圧、Ｐは入力電圧
Ａの入力信号である。

第２図は第１図の遅ｆｉ回路の動作を説明するためのタ
イムチャートである。

次に、第１図の遅延回路の動作を第２図のタイムチャー
トを参照しつつ説明する。

入力電圧Ａに入力信号Ｐが印加されると、自己保持回路
２の入力電圧りに入力電圧が印加されると同時に、信号
発生器ｌにも入力電圧が印加され、信号発生器１は発振
して２つの出力電圧Ｑ、　Ｑ’に逆相の２つの出力（Ｓ
号ａＳ　ｔ）を生じる。信号発生器ｌの出力信号ａ、ｂ
はコンデンサＣｔ　　Ｃ４とｃ、’ｃ、、および抵抗器
Ｒｔ、Ｒ４とＲ。

Ｒ１で構成される微分回路でそれぞれ微分されて微分パ
ルスｄ　ａ　／　ｄ　ｔ　、　ｄ　ｂ　／　ｄ　Ｌを生
じる（正成分によって自己保持回路は自己保持されるの
で、第２図では正成分だけを示す）、最初に発生する信
号ａの立上り成分（正）ａ＋　は自己保持回路３と５の
入力電圧Ｃ（第３図で帰還回路Ｒ１１か接続される側の
電圧）に入力されるが、自己保持回路３と５の入力電圧
りに入力電圧が印加されていないので、自己保持回路３
と５は出力信号を生じない０次に発生ずる正の立上り成
分ｂ１は自己保持回路２と４の入力電圧Ｃに入力され、
電圧りには入力信号Ｐが入力されているので、自己保持
回路２の出力電圧Ｅには出力電圧２０が生じるが、自己
保持回路４には自己保持回路３に出力信号が発止してい
ないので、出力信号が生じない１次に発止する出力信号
ａの立上り成分ａ□は再び自己保持回路３と５の入力電
圧Ｃに入力されるが、自己保持回路２の出力電圧Ｅだけ
に出力信号２０が発生しているので、自己保持回路３に
出力電圧３０が生じる。さらに、次に発生ずる出力信号
すの立上り成分ｂ２は再び自己保持回路２と４の入力電
圧Ｃに入力され、自己保持回路３の出力電圧已に出力電
圧３０が発生しているので、自己保持回路４に出力電圧
４０が発生し、次に発生する出力信号ａの立上り成分ａ
、は再び自己保持回路３と５に人力され、自己保持回路
４の出力電圧已に出力電圧４０が発生しているので、自
己保持回路５の出力電圧Ｅ、すなわち、出力電圧Ｂに出
力信号を生じる。ここに、信号発生器ｌの出力信号ａを
自己保持回路３と５に、出力信号すを自己保持回路２と
４に人力しているのは、人力信号ａの最初の立上り成分
ａ、による計数を止めて、第２図のＬで示す時間だけ遅
延時間を延長する目的であり、この延長時間【が不要な
時は信号ａ、ｂを入れ換えて対応する自己保持回路に入
力してもよい。

また、遅延時間に精度を要しないならば、信号発生器１
は既に発振していてもよい、また、フェールセーフな自
己保持回路は、第３図によらず、演ゴγ発、振器と呼ば
れる回路（たとえば公開公報昭６０−６８７１９　）で
実現できることは明らかである０図の回路は、信号発生
器ｌが故障したとき発信出力を発生しない構成で実現で
き、また、Ｃ＋　Ｒ＋およびＣｚ　Ｒｔ　　　Ｃｓ　Ｒ
ｓ　　　Ｃａ　Ｒ４で構成される微分回路が故障したと
き、自己保持回路が発振できないレベル（電源電圧ＶＣ
Ｃ以下となる）となり、自己保持回路もまた故障時出力
信号を生じないので、フェールセーフな構成となる。

（発明の効果）信号発生器ｌの出力電圧Ｑと自己保持回路２の関係、及
び出力電圧Ｑ°と自己保持回路３の関係は、信号発生器
の出力パルスを自己保持する点で、第４図の構成と同−
ｍ能である。しかし、自己保持回路を従続接続して信号
発生器ｌの出力パルスを単に計数したのでは、第５図か
らも明らかなように、ステアリングｎ路を挿入しないと
、信号発生器のｆｌｉ−の出力パルスで計数が進み所定
の遅延時間を経ない内に出力信号が発生する危険が伴う
（俗にカウンタの暴走と呼ばれる）、また、フェールセ
ーフなステアリング回路は、第５ＵｊＪで示したたよう
に複雑で、かつ、土Ｖの３値入力信号を必要とした。第
１図の構成では信号発生器の出力信号を位相の異る２線
出力信号とし、複数の従続接続した自己保持回路をこの
２線出力信号で交互に自己保持したので、ステアリング
回路が不要である。さらに、フェールセーブな自己保持
回路２．３．４．５を直結することによって、入力信号
Ｐが消滅すると自己保持回路１の出力信号が消滅し、こ
のため、自己保持回路３の出力信号が消滅し、順次自己
保持回路４．５の出力信号が消滅してリセットされるの
で、フリップ・フロップを使わずにフェールセーフなカ
ウンタを構成できた。

【図面の簡単な説明】第１図は本発明に係る遅延回路の実施例を示すブ、ロッ
ク図、第２図は第１図実施例を説明するためのタイムチ
ャート、第３図はフェールセーフな遅延回路の基本要素
となる回路の例、第４図はフェールセーフな遅延回路の
従来例、第５図はフェールセーフな遅延回路の別な従来
例を示すブロック図である。ｌ・・・信号発生回路、２．３．４．５・・・自己保持
回路、Ｃ，Ｃ□　　Ｃ，Ｃ４・・・コンデンサ、Ｒ１ｒ
？ｔ　　Ｒ，、Ｒ，・・・抵抗器、Ｄ、　　Ｄ、　　Ｄ
。Ｄ、・・・ダイオード第２図２゜第１図第４図ＶＣζ 第５図

Claims

【特許請求の範囲】１）入力電圧が発生して後、所定時間後に出力電圧が発
生する遅延回路において、位相の異る２つの出力信号を
発生する信号発生器と、入力電圧が消滅した時リセット
され、該信号発生器の出力信号の第１の信号をセット信
号として自己保持する故障時出力電圧を生じない第１の
自己保持回路と、該第１の自己保持回路の出力信号と該
信号発生器の出力信号の第２の信号の論理積を自己保持
する故障時出力電圧を生じない第２の自己保持回路とか
ら構成される遅延回路。２）入力電圧が発生して後、所定時間後に出力電圧が発
生する遅延回路において、位相の異る２つの出力信号を
発生する信号発生器と、入力電圧が消滅した時リセット
され、該信号発生器の第１の出力信号をセット信号とし
て自己保持する故障時出力電圧を生じない第１の自己保
持回路と、該第１の自己回路をｎ＝１（ｎ＝１、２、３
、・・・）の自己保持回路とするとき、第２ｎ−１（ｎ
＝１、２、３、・・・）の自己保持回路の出力信号と該
信号発生器の第２の出力信号の論理積を自己保持する故
障時出力電圧を生じない第２ｎ（ｎ＝１、２、３、・・
・）の自己保持回路と、該第２ｎの自己保持回路の出力
信号と該信号発生器の第１の出力信号の論理積を自己保
持する第２ｎ−１（ｎ＞２）の自己保持回路とから構成
される遅延回路。