JPH02199972A - 画像表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 画像表示制御装置に関し、 表示領域を減少させることなく、メモリ空間を連続使用
してメモリ効率を高めるようにした画像表示制御装置を
提供することを目的とし、表示メモリのアドレスをカウ
ントするメモリアドレスカウンタと、行をカウントする
行カウンタと、を備えた画像表示制御装置において、前
記メモリアドレスカウンタおよび行カウンタのシーケン
スを止める信号を生成するシーケンス停止信号発生回路
を設け、該シーケンス停止信号生成回路は、前記行カウ
ンタからのデータをデコードする行デコーダと、シーケ
ンスを止めている期間を示すためのレジスタと、該レジ
スタにより設定した信号に対応してシーケンスを止めた
後に再動作させるためのカウンタと、シーケンスを止め
ている期間中に所定の信号を出力して画面表示するため
の画面表示信号の出力を停止させる保持回路と、を備え
るように構成する。

〔産業上の利用分野〕

本発明は、画像表示制御装置に係り、詳しくは、メモリ
空間を連続使用し、メモリ効率向上を図った画像表示制
御装置に関する。

近年、半導体技術の進歩により、大容量の半導体メモリ
や、高性能のマイクロプロセッサが安価に供給されるよ
うになり、小規模な画像処理システムは容易に製作でき
るようになりつつある。

最近のＬＳＩ技術の著しい発展を反映して、画像処理の
分野でも、ＬＳＩ化の検討が盛んに行われるようになっ
た。画像信号の大きな特長は、濃淡や色調を表すビット
数を有した画素が２次元配列されているために、処理す
べきデータ量が非常に多いということである。

（従来の技術〕 従来のこの種の画像表示制御装置としては、例えば、第
３．４図に示すようなものがある。第３図において、１
は画像表示制御装置であり、画像表示制御装置１はクロ
ック信号ＣＬＫおよび垂直、水平同期信号ＶＳＹＮＣ，
Ｈ３ＹＮＣが入力され、これら同期信号に基づいて表示
メモリのアドレスをカウントするメモリアドレスカウン
タ２と、■５ＹＮＣ，Ｈ３ＹＮＣの“ＨＩ＋に同期して
行をカウントする行カウンタ３と、メモリアドレスカウ
ンタ２および行カウンタ３の出力に基づいて各信号１．
２．３（例えば、Ｒ，Ｇ、Ｂ信号）毎に画面データを記
憶する画面専用ＲＡＭ４と、特定のキャラクタデータを
格納するキャラクタＲＯＭ５と、クロック信号ＣＬＫに
基づいて画面出力信号を発生する画面出力信号発生部６
と、クロック信号ＣＬＫに応じて背景出力信号を発生す
る背景出力信号発生部７と、画面専用ＲＡＭ４の所定ア
ドレスからシリアルに読み出された信号１．２．３が入
力される各信号別シフタ８と、各信号別シフタ８の出力
を画面出力信号発生部６からの画面出力信号に応じて制
御し、画面信号１．２．３　（ＲｌＧ、Ｂ信号）として
図示しない表示袋Ｒ（例えば、ＣＲＴ）に出力する各信
号別画面信号出力部９と、により構成されている。

上記信号１．２．３をＣＲＴに出力すると、第４図（ａ
）に示すように、同図中ハツチングに示す表示領域で画
面表示が行われる。

〔発明が解決しようとする課題〕

しかしながら、このような従来の画像表示制御装置にあ
っては、第４図（ａ）に示すような表示領域にしか表示
できなかったため、以下のような問題点があった。

例えば、第４図（ａ）に示す表示領域を有する画像表示
制御装置ｌをビデオカメラのファインダーの表示に用い
ようとする場合、ファインダーの真中にメツセージ等の
文字が表示されると当然ながら被写体が見えなくなるた
め、画面の中央部を避けて第４図（ｂ）に示すように画
面の上部と下部だけに表示領域を設ける必要がある。と
ころが、この装置の表示領域は第４図（ａ）に示す領域
に限定されているため、第４図（ｂ）に示す表示領域の
下部部分は表示することができない。反面、使われるこ
とのない中央部の表示領域を有することになり、メモリ
効率が悪いものとなる。

勿論、第４図（Ｃ）に示すような広い表示領域を持つ画
像表示制御装置を用いてその中央部分を抜くようにすれ
ば第４図（ｂ）に示す表示を行うことは可能であるが、
無意味なメモリ空間が生じてしまうためにコストが上昇
してしまう。一般に、画像表示制御装置１は画面表示デ
ータを内部のＲＡＭとかＲＯＭに格納するものが多いか
ら、使用しないメモリ空間はチップ面積等の増大を招き
コスト高となってしまう。

そこで本発明は、表示領域を減少させることなく、メモ
リ空間を連続使用してメモリ効果を高めるようにした画
像表示制御装置を提供することを目的としている。

〔課題を解決するための手段〕 本発明による画像表示制御装置は上記目的達成のため、
表示メモリのアドレスをカウントするメモリアドレスカ
ウンタと、行をカウントする行カウンタと、を備えた画
像表示制御装置において、前記メモリアドレスカウンタ
および行カウンタのシーケンスを止める信号を生成する
シーケンス停止信号発生回路を設け、該シーケンス停止
信号生成回路は、前記行カウンタからのデータをデコー
ドする行デコーダと、シーケンスを止めている期間を示
すためのレジスタと、該レジスタにより設定した信号に
対応してシーケンスを止めた後に再動作させるためのカ
ウンタと、シーケンスを止めている期間中に所定の信号
を出力して画面表示するための画面表示信号の出力を停
止させる保持回路と、を備えている。

〔作用］ 本発明では、メモリアドレスカウンタおよび行カウンタ
のシーケンスを止める信号を生成するシーケンス停止信
号生成回路が設けられている。

したがって、この信号により行カウンタおよびメモリア
ドレスカウンタのシーケンスが止められ、メモリ空間を
連続使用したまま必要な表示領域を１することかできる
。

（実施例） 以下、本発明を図面に基づいて説明する。

第１．２図は本発明に係る画像表示制御装置の一実施例
を示す図である。まず、構成を説明する。

第１図は画像表示制御装置のブロック図であり、第３図
に示す従来例と同一構成部分には同一番号を付して重複
部分の説明を省略する。第１図において、１１は画像表
示制御装置であり、画像表示制御装置１１は従来の画像
表示制御装置１に、行カウンタ３からのデータをデコー
ドする行デコーダ１２と、シーケンスを止めた後に再動
作させるための空白用カウンタ（カウンタ）１３と、そ
のシーケンスを止めている期間を示すだめの空白用レジ
スタ（レジスタ）１４と、そのシーケンスを止めている
期間に空白間の信号を出力するフリップフロップ１５と
、ＮＯＲ回路１６と、インバータ１７と、各ＡＮＤ回路
１８と、ＯＲ回路１９と、を追加することにより構成さ
れている。上記行デコーダ１２、空白用カウンタ１３お
よび空白用レジスタ１４は一時的に内部シーケンスを止
める信号を生成するためのシーケンス停止信号生成回路
２１を構成し、フリップフロップ１５およびＮＯＲ回路
１６は空白間の信号を出力する保持回路２２を構成して
いる。したがって、新規に追加された回路は図中破線で
囲んだ（ア）と（イ）の部分である。

第２図は第１図（ア）の部分の回路例を示す図である。

この図において、空白用レジスタ１４からのデータはイ
ンバータ３１を介してロードされ、そのロード信号は８
Ｂｉｔアツプカウンタ３２であるタイミングでカウント
アツプされる。８Ｂｉｔアツプカウンタ３２は空白をつ
くるラスタ数（走査線数）が大きいのでそれ程下位の方
までデコードする必要がないから７　Ｂｉｔとして用い
る。８　Ｂｉｔアップカウンタ３２の出力はＮＡＮＤ回
路３３に入力され、ＮＡＮＤ回路３３ハ後述する５ＴＯ
Ｐ信号がＩＩ　ＨＩＩになるとカウントを開始し、８Ｂ
ｉｔアツプカウンタ３２の出力がａｌｌ　ｆａｌｌ　（
全て“′Ｈ”）になったときにＮＡＮＤ回路３３は“Ｌ
”に落ち、これによってシーケンスを止める。ＮＡＮＤ
回路３３の出力は保持回路２２内のラッチ回路３４に入
力されるとともに、ラッチ回路３４のクロック端子には
Ｈ３ＹＮＣが入力され、またＯＲ回路３５を介してＣＬ
ＲとＶＳＹＮＣとのＯＲ論理信号が入力されている。ラ
ッチ回路３４はＣＬＲおよびＶＳＹＮＣのＯＲ出力の“
Ｈ”入力でクリア（“”Ｌ”）される。一方、行デコー
ダ１２の出力はラッチ回路３６に入力されるとともに、
ラッチ回路３６にはＶＳＹＮＣが入力され、そのクロッ
ク端子にはＨ３ＹＮＣが入力される。ラッチ回路３６は
Ｈ３ＹＮＣの“Ｈ”同期でラッチされる。すなわち、行
カウンタ３および８Ｂｉｔアツプカウンタ３２の両方と
も“Ｈ”′同期がクロツりになっているからラッチ回路
３４．３６も“ＨＩ＋同期で統一して安全面での向上を
図るようにしている。ラッチ回路３４．３６の出力はた
すきがけされたＮＡＮＤ回路３７．３８に入力され、ラ
ッチされるとともに、その出力はインバータ３９を介し
て５ＴＯＰ信号として出力される。したがって、行カウ
ンタ３により行がカウントされ、あるタイミング経つと
行デコーダ１２がセントされ、このセントによって５Ｔ
ＯＰ信号が°“Ｌ”から”Ｈ“に立ち上がることになる
。

以上の構成において、行カウンタ３はＨ３ＹＮＣの°Ｈ
°゛でカウントし、所定の表示領域をカウントすると行
が１つずれる。また、シーケンス停止信号生成回路２１
で作成した停止信号により行カウンタ３、メモリアドレ
スカウンタ２の表示シーケンスを止めるとともに、画面
出力信号発生部６から各信号別画面信号出力部９に出力
される画面出力信号をＮＯＲ回路１６でクロック信号Ｃ
ＬＫを止めることによってセットし、画面の動きを止め
る。しかし、このままでは画面の動きは止まっても最後
のデータが画面に出たままの状態になることから、この
信号を各ＡＮＤ回路１日およびＯＲ回路１９で“”　Ｈ
”信号と論理をとることによりカントする。そして、停
止信号出力期間は空白用レジスタ１４により設定した信
号に対応して空白用カウンタ１３が動作終了信号を出し
たと同様に終了する。

このように、本実施例では一時的に内部シーケンスを止
めることにより、例えば第４図（ｂ）に示すＡ点で表示
シーケンスを止め一定時間経過後Ｂ点で表示シーケンス
を再動作させることにより、上下２分割した表示領域を
得ることができる。したがって、以下に述べるような効
果を得ることができる。

（１）メモリ空間が連続であるため使用が楽になり、メ
モリ効率が向上する。

（ｎ）従来の品種の多少の変更のみて実現可能である。

（ＩＩ［）テストの際、従来品種と同じシーケンス（回
路）を持っているため、試験は従来品種及び新規分の両
方を行必要あるものの、実際には第１図（ア）（イ）に
示す新規分にストンプをかけておく　（具体的には、保
持回路２２の出力を“Ｌ゛にする）と、従来と同様の回
路および表示イメージとなるので、試験用のパターンに
は従来のものを流用することができる。したがって、パ
ターンを作成する時間を短縮することができる。

（ＩＶ）シーケンスを止めることによりその期間の無駄
な消費力を削減することができる。一般に、０ＭＯ３に
より回路を組むことが多いから、内部シーケンスを止め
ておくとその期間中の消費電力はほとんどなくなる。

以上の特長を有する本発明に係る画像表示制御装置を、
例えばビデオカメラのファインダに使用して好適である
。

〔発明の効果〕

本発明によれば、表示領域を減少させることなく、メモ
リ空間を連続使用してメモリ効率を高めることができる
。

【図面の簡単な説明】

第１．２図は本発明に係る画像表示制御装置の一実施例
を示す図であり、 第１図はそのブロック図、 第２図はその要部回路図、 第３．４図は従来の画像表示制御装置を示す図であり、 第３図はそのブロック図、 第４図はその表示画面を示す図である。 ２・・・・・・メモリアドレスカウンタ、３・・・・・
・行カウンタ、 ４・・・・・・画面専用ＲＡＭ、 ５・・・・・・キャラクタＲＯＭ。 ６・・・・・・画面出力信号発生部、 ７・・・・・・背景出力信号発生部、 ８・・・・・・各信号別シフタ、 ９・・・・・・各信号別画面信号出力部、１１・・・・
・・画像表示制御装置、 １２・・・・・・行デコーダ、 １３・・・・・・空白用カウンタ（カウンタ）、１４・
・・・・・空白用レジスタ（レジスタ）、１５・・・・
・・フリ・ンブフロンブ、１６・・・・・・ＮＯＲ回路
、 １７・・・・・・インバータ、 １８・・・・・・各ＡＮＤ回路、 １９・・・・・・ＯＲ回路、 ２１・・・・・・シーケンス停止信号生成回路、２２・
・・・・・保持回路、 ３１・・・・・・インバータ、 ３２・・・・・・８　Ｂｉｔアップカウンタ、３３・・
・・・・ＮＡＮＤＡＮＤ 回路、３６・・・・・・ラッチ回路、 ３７．３８・・・・・・ＮＡＮＤＡＮＤ回路・・・・・
・インバータ。

Claims (1)

1. 【特許請求の範囲】 表示メモリのアドレスをカウントするメモリアドレスカ
   ウンタと、 行をカウントする行カウンタと、を備えた画像表示制御
   装置において、 前記メモリアドレスカウンタおよび行カウンタのシーケ
   ンスを止める信号を生成するシーケンス停止信号発生回
   路を設け、 該シーケンス停止信号生成回路は、前記行カウンタから
   のデータをデコードする行デコーダと、シーケンスを止
   めている期間を示すためのレジスタと、 該レジスタにより設定した信号に対応してシーケンスを
   止めた後に再動作させるためのカウンタと、 シーケンスを止めている期間中に所定の信号を出力して
   画面表示するための画面表示信号の出力を停止させる保
   持回路と、を備えるように構成されたことを特徴とする
   画像表示制御装置。