JPH0220058A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0220058A JPH0220058A JP17030688A JP17030688A JPH0220058A JP H0220058 A JPH0220058 A JP H0220058A JP 17030688 A JP17030688 A JP 17030688A JP 17030688 A JP17030688 A JP 17030688A JP H0220058 A JPH0220058 A JP H0220058A
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- Japan
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- junction
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- low concentration
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- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 238000009792 diffusion process Methods 0.000 claims abstract description 40
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に低耐圧素子
と高耐圧素子を１チップ上に形成する半導体装置の製造
方法に関する。
と高耐圧素子を１チップ上に形成する半導体装置の製造
方法に関する。
従来、この種の半導体装置で電源保護用ツェナーダイオ
ードのＰＮ接合を構成する低濃度拡散層と高耐圧素子を
構成する低濃度拡散層を形成する場合、例えば第３図の
ように電源ダイオード３９のＰＮ接合を構成するＮ−拡
散層３７とＮＰＮ トランジスタ２６のＰ−拡散層（ベ
ース層）８は別々のイオン注入と熱処理条件により形成
していた。
ードのＰＮ接合を構成する低濃度拡散層と高耐圧素子を
構成する低濃度拡散層を形成する場合、例えば第３図の
ように電源ダイオード３９のＰＮ接合を構成するＮ−拡
散層３７とＮＰＮ トランジスタ２６のＰ−拡散層（ベ
ース層）８は別々のイオン注入と熱処理条件により形成
していた。
上述した従来の半導体装置は、電源保護用ツェナーダイ
オードのＰＮ接合を構成する低濃度拡散層と高耐圧素子
を構成する低濃度拡散層を別々の工程でそれぞれイオン
注入と熱処理を行っているので、工程数が多く工事時間
も長い。また、熱処理の時間が長くなるので工程変動も
大きいという欠点がある。
オードのＰＮ接合を構成する低濃度拡散層と高耐圧素子
を構成する低濃度拡散層を別々の工程でそれぞれイオン
注入と熱処理を行っているので、工程数が多く工事時間
も長い。また、熱処理の時間が長くなるので工程変動も
大きいという欠点がある。
本発明の半導体装置の製造方法は、電源保護用ツェナー
ダイオードのＰＮ接合を構成する低濃度拡散層と高耐圧
素子を構成する低濃度拡散層を同時に形成する工程を有
している。
ダイオードのＰＮ接合を構成する低濃度拡散層と高耐圧
素子を構成する低濃度拡散層を同時に形成する工程を有
している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。
Ｐ型半導体基板１にＮ型エピタキシャル層２を成長させ
Ｐ＋分離層３によってＰＮ接合分離領域を構成する。こ
の領域内にそれぞれＰ型不純物を同時にイオン注入、熱
処理を行なって低濃度Ｐ型拡散層を形成し、これらを電
源保護ダイオード（ツェナーダイオード）１５のＰＮ接
合を構成するＰ−拡散層７とＮＰＮ トランジスタ２６
のベース層を構成するＰ−拡散層８とする。これらのＰ
−拡散層内の所定領域にそれぞれＮ型不純物を拡散し、
高濃度Ｎ型拡散Ｊｌ （Ｐ＋拡散層９．１０）を形成す
る。
Ｐ＋分離層３によってＰＮ接合分離領域を構成する。こ
の領域内にそれぞれＰ型不純物を同時にイオン注入、熱
処理を行なって低濃度Ｐ型拡散層を形成し、これらを電
源保護ダイオード（ツェナーダイオード）１５のＰＮ接
合を構成するＰ−拡散層７とＮＰＮ トランジスタ２６
のベース層を構成するＰ−拡散層８とする。これらのＰ
−拡散層内の所定領域にそれぞれＮ型不純物を拡散し、
高濃度Ｎ型拡散Ｊｌ （Ｐ＋拡散層９．１０）を形成す
る。
第２図は本発明の他の実施例の縦断面図である。
この実施例では、２重拡散ＭＯ８（ＤＭＯ８） トラ
ンジスタ３３を構成する低濃度拡散層（Ｐ−拡散層）３
０を形成すると同時に、電源保護用ダイオード１５０Ｐ
Ｎ接合を構成するＰ−拡散層７を形成したものである。
ンジスタ３３を構成する低濃度拡散層（Ｐ−拡散層）３
０を形成すると同時に、電源保護用ダイオード１５０Ｐ
Ｎ接合を構成するＰ−拡散層７を形成したものである。
〔発明の効果〕
以上説明したように本発明は、電源保護用ツェナーダイ
オードのＰＮ接合を構成する低濃度拡散層と、高耐圧素
子を構成する低濃度拡散層を同時にイオン注入、熱処理
を行なうことによって形成することにより、工程数が削
減し、工事時間が短縮し、工程変動の減少を図ることが
できる。
オードのＰＮ接合を構成する低濃度拡散層と、高耐圧素
子を構成する低濃度拡散層を同時にイオン注入、熱処理
を行なうことによって形成することにより、工程数が削
減し、工事時間が短縮し、工程変動の減少を図ることが
できる。
第１図は本発明の一実施例を説明するための縦断面図、
第２図は本発明の他の実施例を説明するための縦断面図
、第３図は従来の構造の縦断面図である。 ■・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型エ
ピタキシャル層、３・・・・・・Ｐ＋分離層、４・・・
・・・Ｎ＋埋込層、５−・・・Ｎ＋拡散層、６・・・・
・・Ｐウェル層、７・・印・Ｐ拡散層、８・・・・・・
Ｐ−拡散層、９・・・・・・Ｎ＋拡散層、ＩＯ・・・・
・・Ｎ＋拡散層、１１・・・・・・Ｎ＋拡散層、１２・
・・・・・Ｐ＋拡散層、１３・・・・・・Ｐ＋拡散層、
１４・・団・Ｎ＋拡散層、１５・・・・・・電源保護ダ
イオード（ツェナーダイオード）、１６・・・・・・電
源電極（ＶＤＤ）、１７・・・・・・グラウンド電極（
Ｖ！１３）、１８・旧・・ＭＯＳ）ランジスタ（Ｎｃｈ
）、１９・・・・・・ソース電極（ＶＳＳ）、２０・・
・・・ドレイン電極、２１・・・・・・ゲート電極、２
２・・・・・・ＭＯＳ）ランジスタ（Ｐｃｈ）、 ２
３・・・・・・ソース電極（ｖＩ）Ｉ））、２４・・・
・・・ドレイン電極、２５・・・・・・ゲート電極、２
６・・・・・・ＮＰＮトランジスタ、２７・・・・・・
ベース電極、２８・・・・・・エミッタ電極、２９・・
・・・・コレクタ電極、３０・・・・・・ｐ−拡ｆｌ！
、３１・旧・Ｐ＋拡散層、３２・・・・・・Ｎ＋拡散層
、３３・・印・ＤＭＯＳトランジスタ（Ｎｃｈ）、３４
・・・・・・ソース電極（Ｖ ｓ ｓ ）、３５・・・
・・・ドレイン電極、３６・・・・・・ゲート電極、３
７・・・・・・Ｎ−拡散層、３８・・・・・・Ｐ＋拡散
層、３９・・川・電源保護ダイオード（ツェナーダイオ
ード）、４゜・・・・・・電源電極（ｖＤｎ） ４１・
・・・・・グラウンド電極（Ｖ、Ｓ）。 代理人 弁理士 内 原 晋
第２図は本発明の他の実施例を説明するための縦断面図
、第３図は従来の構造の縦断面図である。 ■・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型エ
ピタキシャル層、３・・・・・・Ｐ＋分離層、４・・・
・・・Ｎ＋埋込層、５−・・・Ｎ＋拡散層、６・・・・
・・Ｐウェル層、７・・印・Ｐ拡散層、８・・・・・・
Ｐ−拡散層、９・・・・・・Ｎ＋拡散層、ＩＯ・・・・
・・Ｎ＋拡散層、１１・・・・・・Ｎ＋拡散層、１２・
・・・・・Ｐ＋拡散層、１３・・・・・・Ｐ＋拡散層、
１４・・団・Ｎ＋拡散層、１５・・・・・・電源保護ダ
イオード（ツェナーダイオード）、１６・・・・・・電
源電極（ＶＤＤ）、１７・・・・・・グラウンド電極（
Ｖ！１３）、１８・旧・・ＭＯＳ）ランジスタ（Ｎｃｈ
）、１９・・・・・・ソース電極（ＶＳＳ）、２０・・
・・・ドレイン電極、２１・・・・・・ゲート電極、２
２・・・・・・ＭＯＳ）ランジスタ（Ｐｃｈ）、 ２
３・・・・・・ソース電極（ｖＩ）Ｉ））、２４・・・
・・・ドレイン電極、２５・・・・・・ゲート電極、２
６・・・・・・ＮＰＮトランジスタ、２７・・・・・・
ベース電極、２８・・・・・・エミッタ電極、２９・・
・・・・コレクタ電極、３０・・・・・・ｐ−拡ｆｌ！
、３１・旧・Ｐ＋拡散層、３２・・・・・・Ｎ＋拡散層
、３３・・印・ＤＭＯＳトランジスタ（Ｎｃｈ）、３４
・・・・・・ソース電極（Ｖ ｓ ｓ ）、３５・・・
・・・ドレイン電極、３６・・・・・・ゲート電極、３
７・・・・・・Ｎ−拡散層、３８・・・・・・Ｐ＋拡散
層、３９・・川・電源保護ダイオード（ツェナーダイオ
ード）、４゜・・・・・・電源電極（ｖＤｎ） ４１・
・・・・・グラウンド電極（Ｖ、Ｓ）。 代理人 弁理士 内 原 晋
Claims (1)
- ＰＮ接合分離により、低耐圧素子と高耐圧素子を１チッ
プ上に構成する半導体装置において、電源保護用ツェナ
ーダイオードのＰＮ接合を構成する低濃度拡散層と高耐
圧素子を構成する低濃度拡散層を同時に形成することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17030688A JPH0220058A (ja) | 1988-07-07 | 1988-07-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17030688A JPH0220058A (ja) | 1988-07-07 | 1988-07-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0220058A true JPH0220058A (ja) | 1990-01-23 |
Family
ID=15902527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17030688A Pending JPH0220058A (ja) | 1988-07-07 | 1988-07-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0220058A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1119050A1 (en) * | 1992-09-21 | 2001-07-25 | SILICONIX Incorporated | BiCDMOS process technology and structures |
-
1988
- 1988-07-07 JP JP17030688A patent/JPH0220058A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1119050A1 (en) * | 1992-09-21 | 2001-07-25 | SILICONIX Incorporated | BiCDMOS process technology and structures |
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