JPH027462A - ＢｉＣＭＯＳ装置製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 政権分互 本発明は、単一のウェハ上に、垂直の分離型ＮＰＮ及び
ＰＮＰ　トランジスタと共に、Ｐ及びＮチャンネルＭＯ
Ｓトランジスタを形成する方法に関するものである。

災米技先 現在のところ、ＣＭＯ８は支配的なＩＣ技術である。そ
れは、高密度のトランジスタを、低パワー散逸及び高歩
留と結合させている（何故ならば、その半導体結晶欠陥
に対する感度が低いからである）。一方、バイポーラト
ランジスタは、電流駆動が大きければ大きいほど一層高
速であるが、より多くのパワーを消費し且つＶＬＳ　Ｉ
歩留は一層低くなる。分離型垂直ＮＰＮトランジスタを
ＣＭＯＳプロセスに一体化させることにより、−層高速
のバイポーラ性能が得られる。大多数のトランジスタを
ＣＭＯ８のままとさせることにより、ＣＭＯＳプロセス
の低パワー及び高歩留という特徴は維持される。

アナログ回路において、分離型ＮＰＮトランジスタは、
純粋のＣＭＯＳ形態の場合と比較して、オペアンプの帯
域幅を５倍程度増加させる。更に。

該トランジスタは、バンドギャップ基準電圧の実現をよ
り容易にすることに貢献する。ＮＰＮへ分離型垂直ＰＮ
Ｐ　トランジスタを付加することにより、相補型Ｂ１Ｃ
ＭＯＳプロセスが構成される。

オペアンプの帯域幅は、付加的に少なくとも２倍だけ増
加される。回路ノイズ及びセトリング時間はより少ない
。バイアス発生器が容易に実現される。それは、又、高
電流をソース即ち湧き出しか又はシンク即ち吸い込み能
力と結合され低歪のレール対レールアナログ出力を達成
する。

分離型垂直ＰＮＰ）−ランジスタをＣＭＯＳプロセスに
一体化させることは一層困難である（非分離型ＰＮＰト
ランジスタはＰ基板又はＰエピタキシャル層へ接続され
ており、且つ一層容易に実現可能である。） 埋込Ｐ中層を使用すること無しに垂直ＰＮＰトランジス
タ及びＣＭＯＳプロセスを形成することは、米国特許第
４，５０７，８４７号（Ｓｕｌｌｉｖａｎ）に示唆され
ている。然し乍ら、この特許は、それがどのようにして
達成されるかの詳細を与えるものではない。

ＣＭＯＳプロセスに非分離型垂直ＰＮＰトランジスタを
設けることが可能な構成は、Ｙ、　０ｋａｄａ　ｅｔ　
ａｌ、著の［アナログ−デジタルＶＬＳＩ用の薄いエピ
タキシャル層を有する進化したバイポーラ−ＭＯ８Ｉ２
Ｌ技術（Ａｎ　Ａｄｖａｎｃｅｄ　Ｂｉｐｏｌａｒ−Ｍ
ＯＳ−Ｉ２Ｌ　Ｔｅｃｈｎｏｌｏｇｙすｉｔｈ　ａ　Ｔ
ｈ１ｎ　Ｅｐｉｔａｘｉａｌ　Ｌａｙｅｒ　ｆｏｒＡｎ
ａｌｏｇ−Ｄｉｇｉｔａｌ　ＶＬＳＩ）Ｊ、Ｉ　ＥＥＥ
　トランズアクションズオンエレクトロンデバイシーズ
、Ｖｏｌ。

Ｅｄ、−３２，Ｎｏ、２．１９８５年２月、２３２−２
３６頁の文献に記載されている。

以下のものは、分離型垂直ＰＮＰを具備する相補型バイ
ポーラプロセスのリストである。

１、　　Ｐ、　Ｃ，Ｄａｖｉｓ、　Ｊ、　Ｆ、　Ｇｒａ
ｃｚｙｋ、　Ｌ　Ａ、　Ｇｒｉｆｆｉｎ、「適合性相補
型ＰＮＰを使用する高スリューレートモノリシックオペ
アンプ（Ｈｉｇｈ　Ｓｌｅｗ　ＲａｔｅＭｏｎｏｌｉｔ
ｈｉｃ　０ｐｅｒａｔｉｏｎａｌ　Ａｍｐｌｉｆｉｅｒ
　Ｕｓｉｎｇ　Ｃｏｍｐａｔｉｂｌｅ　Ｃｏ＋＊ｐｌｅ
ｍｅｎｔａｒｙ　ＰＮＰ’ｓ）Ｊ　、ｒ　Ｅ　Ｅ　Ｅジ
ャーナルオブソリッドーステートサーキツツ、Ｖｏｌ。

５Ｃ−１４、Ｖｏｌ、２．１９７９年２月。

Ｉｌ、　　Ｔ、　　にｅｋｋａｗａ、Ｔ、Ｓｕｇａｎｕ
ｍａ、　　に、Ｔａｎａｋａ、Ｔ。

Ｈａ　ｒ　ａ、「アナログ集積回路用の新しい相補型ト
ランジスタ構成体（Ａ　Ｎｅｗ　Ｃｏｍｐｌｅｍｅｎｔ
ａｒｙ　Ｔｒａｎｓｉｓｔｏｒ　　５ｔｒｕｃｔｕｒｅ
　　ｆｏｒ　　Ａｎａｌｏｇ　　Ｉｎｔｅｇｒａｔｅｄ
　　Ｃ１ｒｃｕｉｔｓ）」、インターナショナルソリッ
ドステートサーキッツコンファレンステクニカルダイジ
ェスト、１９８０．６５−６８頁。

［ＬＤ、　Ｍｏｎｔｔｃｅｌｌｉ、　Ｊ、すｒｉｇｈｔ
、　Ｂ、　Ｓｍａｌｌ。

Ｂ、　Ｇｅｃｚｙ、ｒ　２００　Ｍ　Ｈｚ　Ｐ　Ｎ　Ｐ
　トランジスタ発生高速アナログチップ（２００Ｍｌｌ
ｚ　ＰＮＰ　ＴｒａｎｓｉｓｔｏｒｓＳｐａｉ＋ｎ　Ｆ
ａｓｔ　Ａｎａｌｏｇ　Ｃｈｉｐｓ）Ｊ　、エレクトロ
ニックデザイン、１９８６年８月、１１１−１１６頁。

ＩＶ、　　ｒ最初のＡＤＩ　　ＣＢプロセス部分は高即
１２−ビットＤ　Ａ　Ｃ（Ｆｉｒｓｔ　ＡＤＩ　ＣＢ　
Ｐｒｏｃｅｓｓ　Ｐａｒｔ　ｉｓ　Ｈｉｇｈ　５ｐｅｅ
ｄ　１２−Ｂｉｔ　ＤＡＣ）Ｊ　、エレクトロ二ックエ
ンジニアリングタイムズ、１９８７年９月７日、月曜日
。

上述した文献における垂直ＰＮＰトランジスタは、Ｎエ
ピタキシャル層の成長前にＰ十注入によって形成される
埋込Ｐ＋コレクタを介して形成される。

横方向ＮＰＮ及びＰＮＰ　トランジスタを有するＢ１Ｃ
ＭＯＳプロセスは米国特許第４，０５０゜９６５号に示
されている。

多数の文献がＰＮＰトランジスタを有することのない垂
直ＮＰＮトランジスタのみの形成を開示しており、例え
ば、米国特許第４．５４．７，７９１号、第４，５３６
，９４５号、第４，３４６゜５１２号、第４，０１６，
５９６号、第４，２９９．０２４号等がある。

且−枚 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、従来技術よりも一層
良い性能特性を有すると共に付加的なスッテプが少ない
分離型垂直ＮＰＮ及びＰＮＰトランジスタの両方を提供
する改良したＢ１ＣＭＯＳプロセス乃至は方法を提供す
ることを目的とする。

１二」又 本発明によれば、垂直ＰＮＰトラジスタを有するＮウェ
ルは、ＮＰＮ垂直トランジスタのコレクタが形成される
のと同じステップにおいて形成される。該ＰＮＰ　トラ
ンジスタのＮベースは、Ｎ型物質を注入することによっ
て形成される。少なくとも３６０ＫｅＶの高エネルギで
Ｐ型物質を注入することによって、該ＰＮＰ　トランジ
スタのコレクタを形成する。次いで、ＰＮＰトランジス
タのエミッタとしてＰ領域を形成する。

この高エネルギＰ注入は、表面下約０．８ミクロンにピ
ークを与えて、埋込層の等何物を形成する（従来技術に
おける如く、埋込層を形成する為にＰ注入の後にエピタ
キシャル層を成長させること無しに）。高エネルギＰ注
入のシャープな分布の利点は、該分布が爾後の熱ステッ
プによって平坦化されることを防止する為に本プロセス
（方法）の終わり近くにこのステップを実施することに
よって維持される。

平担なベース分布はデバイス即ち装置の性能を改善し、
且つ好適には本プロセスの初期にＮベース注入を実施し
且つ後のステップの温度によって注入イオンを一層深く
にドライブさせて平担な分布を与えることを可能とさせ
ることによって与えられる。

本発明の相補的Ｂ　ｉ　ＣＭＯＳプロセスは、相補的分
離型垂直ＰＮＰ及びＮＰＮバイポーラトランジスタを、
同一のシリコンチップ上に、相補的ＭｏＳトランジスタ
と一体かさせたものである。垂直ＮＰＮ及びＰＮＰトラ
ンジスタの両方は、高い遷移周波数（ｆＴ＞ＩＧＨｚ）
を持っている。又、該両方のトランジスタは、１ｍＡ／
１００μｍ２のオーダの良好な電流駆動能力を持ってい
る（ＮＰＮ用のＮ十埋込層を付加することなが無くとも
）。

従って、本プロセスは、高速で良好な直線性を有し帯域
幅の大きな相補的バイポーラ回路を高密度で低パワー消
費性の相補的ＭｏＳトランジスタ回路と結合させている
。更に、本発明では、ＮＰＮトランジスタのみの場合の
０ＭＯ５又はＢｉＣＭ○Ｓのいずれの場合よりも、スイ
ッチングのセ１〜リング時間が一層短く、且つノイズは
一層低くなっている。又、本発明の相補的バイポーラト
ランジスタは、低歪のリニア信号に対して略レール対レ
ールのスイング乃至は振れを許容している。

本発明の相補的Ｂ１ＣＭＯＳプロセスは、現存の１１個
のマスクを使用する二重ポリシリコン単一メタルＮウェ
ルＣＭＯＳプロセスと比較して、３個の付加的な非臨界
的なマスク及び注入を付加するものである。従って、本
発明プロセスは１４個のマスクを使用するプロセスであ
る。然し乍ら、以下にリストする３個のマスク注入を除
いてその他に付加的なプロセスステップを存在しない。

（１）Ｐベース注入マスク　（垂直ＮＰＮのベース用） （２）Ｎベース注入マスク　（垂直ＰＮＰのベース用） （３）Ｐコレクタ注入マスク　　（垂直ＰＮＰのコレク
タ用、ス テップ１と結合可） 去ＪｉＪ２Ｌ 本発明のＢ１ＣＭＯＳプロセスの新たなステップを示し
たものを最後に表で示しである。

第１図は、大略、本発明プロセス（方法）から得られる
構成体を示している。ＮＭＯＳトランジスタ１２、ＰＭ
ＯＳトランジスタ１４及び垂直ＮＰＮトランジスタ１６
（従来技術において発生していたもの）に加えて、本発
明は、又、垂直ＰＮＰトランジスタ１８も発生する。最
初に、Ｐ基板又はＰエピタキシャル層２０を用意し、且
つ３つのＮウェル２２，２４．２６をステップＭ＃１（
表参照）で形成する。ＰＮＰトランジスタ１８のＮベー
ス２８を次いで形成し、次いでＮＰＮトランジスタ１６
用のＰペース３０の注入を行う。

ＮＭＯＳトランジスタ１２のＮ＋ソース３２及びドレイ
ン３４を、ＮＰＮトランジスタ１６のＮ＋エミッタ３６
及びＰＮＰトランジスタ１８のＮ子ベースコンタクト３
８と共に、形成する。次いで、Ｐコレクタ４０を形成す
る為に高エネルギ注入を行う。これに続いて、ＰＭＯＳ
トランジスタ１４のソース４２及びドレイン４４、ＮＰ
Ｎトランジスタ１６のベースコンタクト４６、及びＰＮ
Ｐトランジスタ１８のエミッタ４８及びコレクタ接続５
０の為のＰ十拡散を行う。表に説明した如くスタンダー
ドな態様で、フィールド酸化物、メタリゼーション、及
びその他のステップを行う。

ＰＮＰ　トランジスタ１８の好適構成を断面及び平面で
夫々第２Ａ図及び第２Ｂ図に示しである。

符号は第１図のものに対応している。Ｐ基板２０への結
合の為の付加的なＰ十領域５２．及びＮウェル２６への
結合の為のＮ十領域５４も示しである。

第３Ａ図及び第３Ｂ図は、第１図のＮＰＮトランジスタ
１６の好適実施例を断面及び平面で夫々示しである。符
号は第１図に示したものと同一である。更に、Ｎ＋コレ
クタコンタクト５６も示しである。

高ｆＴ垂直ＰＮＰ　トランジスタは、このＢ１ＣＭＯＳ
プロセスにとって独特のものである。この装置の製造の
詳細について説明する。高性能垂直ＰＮＰトランジスタ
の通常の実施方法では、二重エピタキシ等の複雑なプロ
セスステップを有しており、それは歩留低下の原因とな
っている。ここに説明する本プロセスの特徴は、３つの
（又は２つの）付加的なマスク注入ステップ、即ちＮベ
ース注入マスク及びＰコレクタ注入マスク、を包含する
だけであるということである。このことは２つの利点を
与える。

Ａ、電流利得ＨＦＥ、ＢＶＣＥＯ及びコレクタ抵抗等の
主要な装置パラメータは、これら２つ又は３つの注入の
ドーズ及びエネルギを最適化させることによって容易に
調節することが可能である。

Ｂ、マスク及び注入以外に、付加的な熱的／付着／エツ
チングステップは存在しない。

このことは、次のことを発生させる。

（ｉ）　　ＰＮＰトランジスタの有無に係らず、Ｐ及び
ＮチャンネルＭＯＳトランジスタと垂直ＮＰＮトランジ
スタ用の同一の特性及び５ＰＩＣＥモデルパラメータと
することが可。これらの装置の回路性能は不変のままで
ある。

（ｉｉ）　　マスクステップは非臨界的であるから、歩
留は影響を受けることはない。

次に、これらの注入ステップの各々及びその最適化につ
いて説明する。

ＣＭＯＳトランジスタ用のＰ十及びＮ＋ソース／ドレイ
ン注入は、ＰＮＰ及びＮＰＮ　トランジスタのＰ゛十及
びＮ十エミッタを夫々形成する。Ｎウェルは、ＮＰＮト
ランジスタのコレクタを形成し且つＰＮＰトランジスタ
のＰコレクタをＰ基板又はＰ基板上のＰエピタキシャル
から分離させるべく機能する。Ｎ十埋込層を介してＮウ
ェルは一層高いＮＰＮ駆動能力の為にＮ十埋込層と合流
することが可能であり、且つＰ基板及び爾後のＰエピタ
キシャル内にドライブする。

ＰＮＰのＮＰＮ及びＰコレクタ注入用のＰベース注入を
結合させて、１つの付加的なマスク及び注入を排除する
ことが可能であり、それにより１３個のマスクのプロセ
スとなる。従って、ここでは、付加的なＮベース及びＰ
コレクタマスク注入ステップのみについて説明する。そ
の他の残りのステップは、従来のＣＭＯＳプロセスにお
けるものと同一である。

■３二野り九人 本プロセスシーケンスにおけるＮベース燐注入の最適な
位置に対してシミュレーシ３ンを行った。

それは、本プロセスの初期において導入し、即ちＮウェ
ルドライブの後でＣＭＯＳトランジスタのゲート酸化物
を成長させる直前に行う。従って、そのＮベースは爾後
の熱的ステップによって深くドライブされる。必要に応
じ、ＣＭＯＳトランジスタのスレッシュホールド調節注
入に影響を与えること無しにこのドライブを増加させる
ことが可能である。何故ならば、これらはゲート酸化物
の後に注入されるからである。この深いドライブは、比
較的平担な注入Ｎベース不純物分布を与え、この注入が
後になされたとした場合に一層急峻なＮベース分布とな
るのに比較して、より制御性を向上させ且つプロセス変
動に対して影響を受けることを一層少なくしている。妥
当なエミッターベースブレークダウン電圧（ＢＶＥＢＯ
）を得る為に、注入した燐の表面濃度は、典型的なドー
ズである３　Ｘ　１０”乃至１．５Ｘ１０１４原子数／
ｄに対応する３　Ｘ　１０１３原子数／ｃｃよりも低く
なければならない。

Ｎベース注入ドーズ及びエネルギは、以下のパラメータ
に関して支配的な影響を有している。

（１）表面におけるＰ十エミッタＮベース接合を介して
のエミッターベース逆ブレークダウン電圧（ＢＶＥＢＯ
）。

（２）　　コモンエミッタ電流利得ＨＦＥは。

ＨＦＥ＝γ、／γ６ と表すことが可能であり、ここで、γ、及びγ６は、夫
々、エミッタ及びピンチベースシート抵抗である。

（３）　　ピンチコレクタシート抵抗によって支配され
るコレクタ抵抗（ＲＣ）。

（４）　　エミッタ飽和電流（Ｉｓ） Ｉ８　　ＱＣＱＢ （５）　　Ｖ　Ａ　Ｆ　＝初期電圧−１／　ｙ　ａ（６
）　　ｆＴはベース幅の二乗に逆比例して変化する。

プロセスシーケンスにおけるＮベース注入の位置もかな
り重要である。第４図及び第５図は、２つの仮想的な不
純物分布を図示している。第４図にしめしたものは、最
小の熱ステップが続くエミッタ注入の直前のＮベース注
入に対応する。従って、エミッタ及びベース分布の両方
が急激である。

Ｐコレクタも図示した如く注入したレトログレード分布
である場合には、３つの急激な不純物分布が存在する。

３つの注入ドーズ又はエネルギのいずれかにおいて僅か
の変化でもあると、ピンチベースシート抵抗に主要な変
化が発生し且つ上にリストした全ての装置パラメータを
変化させる。

Ｐ＋Ｓ／Ｄ注入の直前にＮベース注入を行うもう１つの
欠点は、個別的な注入燐分布と、Ｐコレクタ及びＰ十エ
ミッタからボロンによる補償の後のＮベース領域内の一
層小さな正味濃度との間大きな差異である。これは、注
入不純物ピークは、高エネルギ燐注入の後においても、
エミッタ内に位置しているからである。従って、ピーク
燐濃度は高く（約３〜５Ｘ１０”原子数／ｃｅ）　、且
つＢＶＥＶＯはむしろ低い。従って、ＢＰＳＧａ密度化
及びリフロー（表参照）直前に行われるＮベース注入は
、プロセス変動に対して大きな影響を受けるということ
、ＢＶＥＢＯを低いということ、及びエミッタベース接
合容量が高いということ等の欠点を有している。

第５図に示した分布は、表にリストしたプロセスの流れ
から得られる。この場合、Ｎベースマスクは、フィール
ド注入の直後に続く。注入されたベースは、ゲート酸化
、１１４０℃での中間ポリシリコン酸化等の爾後の高温
度ステップに起因して深くドライブされる（Ｌ　Ｘ　１
０”原子数／ｃｃの濃度で約１．２ミクロンの深さへ）
。従って、ベース不純物分布は、最終的なＮベース領域
に渡ってほぼ一定乃至は平坦である０、２５乃至０．４
５ミクロン深さ）。更に、これらのステップに関連する
熱処理は、例えば中間ポリシリコン酸化等の他の高温ス
テップと比較して一層小さいので、それはＢＰＳＧフロ
ー及びリフロー条件に対して敏感ではない。従って、比
較的安定した個々のベース分布が得られる。典型的なベ
ース注入ドーズは、表面濃度が５Ｘ１０”乃至２Ｘ１２
０”原子数／ｃｃの範囲内で、３　Ｘ　１０”乃至Ｉ　
Ｘ　１０１４原子数／−の範囲内である。これは、１０
乃至４ｖの範囲内のＢＶＥＢＯに対応し、それは全く妥
当なものである。この場合、平担な正味ベース電荷は、
上部表面から下方向へ拡散するＰ＋エミッタ及び下側か
ら「ピンチング」するＰコレクタ分布（高エネルギボロ
ン注入によって得られるレトログレード）に起因する補
償によって影響を受ける。

Ｐコレクタ この注入が行われる方法は、本プロセスを独特のものと
させる要因の１つであり、且つ低コレクタ対エミッタパ
ンチスルー電圧を与える有効な構成を与えることに貢献
する。このステップの為の低／中間のエネルギのボロン
注入は、Ｐ基板／Ｐエミタキシャル、内に拡散する４つ
の注入となり、即ち（１）Ｎウェル、（２）Ｐコレクタ
、（３）Ｎベース、及び（４）Ｐ＋エミッタである。こ
れは、Ｉ　Ｘ　１０’６原子数／ｃｃのオーダの正味コ
レクタ濃度及び１ミクロンの深さとなり、極めて高いピ
ンチコレクタ抵抗となり且つ電流駆動能力を厳しく制限
することとなる。

その代わりに、Ｐコレクタは非常に高いエネルギで注入
される（二重イオン化ボロンを使用する場合には１５０
ＫｅＶ以上、好適には１８０−２００ＫｅＶボロン注入
、又は単一イオン化ボロンを使用する場合には３００Ｋ
ｅＶ以上）。その結果得られるピークは１表面下約０．
８ミクロンの深さニ存在し、Ｐ十埋込コレクタウェルを
形成する。レトログレードＰコレクタは、低直列抵抗を
。

接合における減少したコレクタドーピングに起因する一
層小さいコレクターベース接合容量と結合させる。この
利点を維持する為に、爾後の熱ステップからの外拡散に
よって平坦化されるものであってはならない。従って、
この注入は、ＰＳＧ／ＢＰＳＧ付着の直前に行われ、且
つドープした酸化物がフローするのに必要なわずかな最
小の熱ドライブのみを経験する。Ｎベース幅があまり小
さくなり過ぎない様にＰ＋エミッタを浅く維持する為に
、マスクしたＰ＋Ｓ／Ｄ注入も、プロセスシーケンス表
に示した如くこの段階において行われる。同じ理由によ
り、この注入は、同じエネルギでボロン注入によって与
えられるものよりも−・層浅いＰ　＋／Ｎベース接合を
与える為にボロン（ＢＦ２）を使用する。

２００　Ｋ　ｅ　Ｖで動作するイオン注入器は、単一イ
オン化ボロンに対して４００ＫｅＶと同じエネルギへ二
重イオン化ボロンを加速させることが可能である。実際
上の詳細事項であるが、各ボロンイオンは２倍の電荷を
持っているので、ドーズは２倍されねばならない。

この高いレトログレードＰコレクタ分布に対する必要性
は、第６図及び第７図を参照すると自明である。第６図
において、Ｐコレクタが上部表面から下方向へドライブ
させた時の個別的及び全体的（正味の）不純物分布を示
しである。この場合。

４つの拡散部、即ち、Ｐ＋エミッタ、Ｎ−ベース、Ｐ−
コレクタ、及びＮ−ウェルがあり、複雑な補償となる。

最終的なベース及びコレクタ電荷は低い。Ｐコレ９５表
面濃度はＮ−ベース（約１×１Ｏｔｓ原子数／ｃｃ）の
ものとＮ−ウェル（Ｉ　Ｘ　１０１６原子数／ｃｃ）の
ものとの間でなければならないので、その接合深さも制
限されている。従って。

補償されていないコレクタ電荷でさえも非常に小さい（
約Ｉ　Ｘ　１０１３原子数／ａｄ）。ピンチコレクタ抵
抗は非常に高く且つこの装置の電流駆動能力を著しく制
限する。

高エネルギボロン注入（約３６０−４００　Ｋ　ｅ■）
から得られるＰコレクタ（第７図）用のレトログレード
分布は、Ｐ十埋込コレクタと等価である。それは、以下
の所望の装置特性を発生する。

（１）　　低コレクタ直列抵抗。コレクタピーク濃度は
約１０１９原子数／ｃｃであり、それは前の場合（第６
図）よりも約２衝程度大きいものであることに注意すべ
きである。この電荷の小さな割合の部分のみが、Ｎ−ベ
ース及びＮ−ウェル注入による補償によって失われるに
過ぎない。このことは、このトランジスタの電流駆動能
力を増加させる。

（２）　　コレクタ用のレトログレードボロン分布はコ
レクターベース接合ブレークダウン電圧を増加させ、一
方この接合の容量を減少させる。

該Ｐ−コレクタのピークは３８０−４００ＫｅＶの範囲
内の注入エネルギに対して０．７乃至０゜８ミクロンの
深さにあり、且つＰ−コレクタとＮ−ウェルの接合深さ
は約１．２ミクロンである。

典型的なＰ−コレクタ注入ドーズは、２　Ｘ　１０１３
原子数／ｄ乃至２×１０１４原子数／ｃｍ２の範囲内で
ある。下限は、それがＮ−ウェルのドーズよりも大きく
なければならないという条件によって且つピンチ（埋込
）コレクタシート抵抗はＩｃ＊Ｒｃ電圧効果を減少させ
る為に大き過ぎてはならないという条件によって設定さ
れる。ＢＰＳＧフロー及びリフローの間の拡散及び注入
の標準偏差に起因して、Ｐ−コレクタドーズが増加する
と、それはＮ−ベースを反対にドープし且つベースシー
ト抵抗を増加させる。究極的に、コレクターベース接合
のアバランシェブレークダウン電圧のものよりも小さな
電圧においてコレクタからエミッタへのバンチスルーが
発生する。最後に、十分に高いコレクタドーズにおいて
、Ｐ十エミッタ及びｐ−コレクタは小さなオーミック抵
抗で一体的に合流する。

ピンチコレクタシート抵抗は、１０００乃至２００Ω／
口へ変化する。これらは十分に低い値であり、ＩｃＲｃ
効果に起因してＣ−Ｂ接合が順方向バイアスされる前に
、小さな形状の装置でさえも数ミリアンペアのコレクタ
電流を担持することが可能である。

Ｌ土玉主り叉圧入 先に指摘した如く、コレクタ注入のピークは、０．７ミ
クロンの深さに存在するに過ぎない。従って、Ｎ−ベー
ス／Ｐ−コレクタ接合深さは、０゜５ミクロン以下でな
ければならない。

然し乍ら、低エネルギスは４０ＫｅＶであっても、Ｂ”
１ボロン注入は、大きな範囲及び標準偏差を持っており
、従ってＰ＋／Ｎ−ベース接合深さも約０．５ミクロン
である。従って、第８図に示した如く、Ｐ十エミッタ及
びＰ−コレクタは合流する。

４０乃至６０ＫｅＶの低エネルギにおいてＢＦ２を使用
するＰ＋エミッタ注入は一層浅い。これは、ＢＦ２はｔ
＃撃でＢ　１１とＦ２に解離し且つその結果得られるＢ
　Ｉ　ＬがＢＦ２のエネルギの１１／４９倍のエネルギ
を持つに過ぎないからである。

従って、４９ＫｅＶでのＢＦ２注入は、１１Ｋｅ　Ｖ　
Ｂ　”注入と等価である。従って、範囲及び標準偏差の
両方が比例的に小さく、その結果、−層浅いＰ十エミッ
タ接合（０，２５乃至０．３ミクロン）となる。これは
、第９図に示してあり、それはＰ−コレクタからのエミ
ッタの分難を示しており、約０−１乃至０−２ミクロン
幅であるＮ−ベースを許容している。Ｐ十エミッタＢＦ
２注入も、低エネルギボロン注入、即ち、１５ＫｅＶ以
下でのＢ１１により置換することが可能である。

ベースパンチスルーを回避する為にこのプロセスにおい
て注意すべき２つの注意事項がある。

（１）低エネルギＢＦ２注入が酸化物の厚さを透過する
為に、この注入をスクリーニングする酸化物は１００−
３００人の範囲でなければならない。

（２）Ｐ十エミッタ及びＰコレクタの拡散を最小とする
為に、爾後の熱的ステップは最小温度及び時間を使用す
べきである。

例えば、ＢＰＳＧフロー（高密度化）及びリフロー時間
は、このプロセス用のスタンダードな時間と比較して、
半分に削減される。このことは、又９間に熱的ステップ
が使用されること無しに、Ｐコレクタ及びＰ＋エミッタ
注入（表）が逐次的に行われる理由である。

分雛型垂直ＰＮＰ）−ランジスタ（ＶＰＮＰ）は、相補
的バイポーラ及びＣＭＯ５を同一のシリコンチップ上に
一体化させることを許容する構成体である。この要素は
、他の現存するＢ１ＣＭＯＳプロセスにおいて使用する
ことは出来ない。然し乍ら、それの異なった例は純粋な
相補的バイポーラプロセスにおいて得られる。然し乍ら
、この新しい方法における構成は以下の側面において極
めて優れている。

Ａ０寸法が著しく小さい。

Ｂ、プロセスが一層簡単で歩留及び信頼性が一層高い。

Ｃ１−層良好でより簡単な装置最適化。

本発明におけるＶＰＮＰの形成用のプロセス技術と従来
技術の相補的バイポーラプロセスとの間の主要な差異は
以下の如くである。

本発明：Ｐ＋コレクタは、二重化イオンボロン原子の高
エネルギ注入とそれに続く最小温度ステップによって形
成される。これにより、０．６乃至０．８ミクロンの深
さにピークを有し且つ表面近傍において非常に低い濃度
を有する埋込Ｐ＋コレクタ分布が形成される。横方向拡
散は殆どない。

これは、ＢＦ、により形成される浅い注入Ｐ＋エミッタ
と結合されて、小型の高性能ＶＰＮＰを与え、そのｆＴ
（＞２ＧＨｚ）は、文献ＩＶ　（従来技術の説明の欄参
照）において報告されている７００ＭＨｚよりも３倍高
いものであり、且つ文献ＩＩＩにおける３　００　Ｍ　
Ｈｚよりも７倍高いものである０寸法は、それら従来技
術のものの１／４に過ぎない。

従来技術ニ一方、相補的バイポーラプロセスにおけるＶ
ＰＮＰは、エピタキシの前のＰ十注入を介して埋込Ｐ＋
コレクタを介して形成される。これにより、大きな寸法
となり、且っＮ十及びＰ＋埋込層の両方が存在すること
に起因するオートドーピングによってプロセスが複雑化
される。

最初に、Ｔ、　Ｋｉｋｋａｗａ　ｅｔ　ａｌ、　（文献
ＩＩ）によって報告されているものと、抵抗分布を拡大
させることによってシミュレートし且つ検証される我々
のプロセスにおける最終的な不純物分布とを比較する。

現在の相補的バイポーラ（ＣＢ）におけるｖＰＮＰの不
純物分布（文献ＩＩ）と、本発明の新規な相補的ＢｉＣ
ＭＯ８（ＣＢｉＣＭＯ８）ｉｃおけるものの不純物分布
とを第１０Ａ図及び第１０Ｂ図に夫々同一のスケールで
図示しである。エミッタ、ベース、及びコレクタにおけ
るピーク不純物濃度は略同じであるが、接合深さは、本
発明の場合、約７倍小さくなっている。これは、以下の
表１にも反映されている。

表１＝新規なＣＢ　ｉ　ＣＭ　Ｏ ８と純粋なＣＢプロセスに おけるピーク不純物濃度と ム　さの 領域　　　接合深さ（μｍ）　ピーク不純物濃度（−）
ＣＢｉＣＭＯ３ＣＢ　　　　ＣＢｉＣＭＯ５ＣＢ（μａ
ｔ）　　（μｍ）　　　　（ａ＃）　　　（ｃｏｒ）Ｐ
＋Ｚミッタ０．２　　２．０　　　１０２ｏ７ＸＩＯ”
Ｎベース　　　０．４　　　３．０　　３Ｘ１０”　　
　３Ｘ１０１７Ｐａｌレクタ　　１．２　　２２．５　
　３Ｘ１０”　　３Ｘ１０”Ｎ−ウェル　　４．０　　
２８．５　１．５Ｘ１０”　１．５Ｘ１０”（Ｐ基板か
らの分離） 本発明用の小さな接合深さは、横方向の拡大を一層小さ
くし、従って装置寸法を一層小さくさせる。更に、寄生
容量は一層小さい。小さなエミッタ接合深さは、１００
ｐＡのコレクタ電流へ平担な電流利得を与え、且つ小さ
なベース幅は一層高いｆＴを与える。Ｉｃ＝１ｍＡにお
いて、測定したｆＴは２ＧＨｚよりも一層大きい。

従来の相補的バイポーラ（ＣＢ）プロセス及び本発明の
ＣＢ　ｉ　ＣＭ　ＯＳプロセスにおけるＶＰＮＰの装置
断面は、夫々、第１１Ａ図及び第１１Ｂ図に示しである
。それらは、略同−のスケールで図示してあり、且つ同
一のリソグラフィー公差及び空乏幅を仮定している。同
一のＰ十エミッタ幅の６ミクロンの場合、この新規な方
法におけるＶＰＮＰは側部光たり２倍小さく、従ってＣ
ＢプロセスにおけるＶＰＮＰの為に必要とされる面積の
１７４を占有するのみである。これは、第１０Ａ図及び
第１０Ｂ図に示される新しい手法の場合の接合深さが一
層浅いからである。

プロセス　　　の 本発明の新規な相補的ＢｉＣＭＯ８手法において、Ｐコ
レクタは、Ｐ十エミッタ注入の直前の高エネルギボロン
注入によって形成される。それは、Ｐ＋Ｓ／Ｄ注入の後
の通常のＣＭＯＳフロー意外に同等エキストラな熱的又
はプロセスステップを必要とするものではない、Ｐ＋コ
レクタは、従来のＣＭＯＳプロセスにおくける如くＮ−
ウェルによってＰ基板から分離されている。

一方、ＣＢプロセスにおけるＰコレクタはＰ＋埋込層を
導入することによって形成され、それは、エピタキシャ
ル／基板の界面から約１６ミクロンで上部表面から約３
０ミクロンの深さの非常に深いＮ−ウェル接合深さによ
ってＰ−基板から分離されている。寸法における増加の
他に、深い埋め込みＰ＋コレクタは２つの著しいプロセ
ス上の問題を発生する。

（１）　　エピタキシィ中のオートドーピング：垂直Ｐ
ＮＰトランジスタは、そのコレクタを減少させる為に砒
素又はアンチモンでドープしたＮ＋埋込層を必要とする
。更に、ＣＢプロセスは。

又、高度にドープしたＰ＋埋込層を有している。

エピタキシィの間、埋込層内のドーパント原子が外に出
て、中に取り込まれることによって、所望のエピタキシ
ャルドーピングを変更させる。これは、オートドーピン
グとして知られており、且つ極端な場合に、Ｎ型エピタ
キシャルをＰ型又はその逆に変化させることが可能であ
る。砒素等のＮ型不純物をオートドーピングは、減圧エ
ピタキシャル反応器を使用することによって事実上除去
することが可能であるが、ボロンに起因するオートドー
ピングはこの様な救済法がない。このことは、Ｎエピタ
キシャルの最小ドーピングに関して深刻な制限を与えて
おり、且つＮＰＮ及びＰＮＰトランジスタの寄生容量及
びブレークダウン電圧の妥協を必要とする。

（２）高温Ｎ−ウェルドライブ： 分離Ｎ−ウェルは、非常に大きな接合深さ（約１５ミク
ロン）へドライブされねばならない。このことは、最近
のＩＣプロセスと適合性のない長い高温ドライブを必要
とする。この様なドライブは、ウェハの湾曲によりパタ
ーン歪を発生し且つ微細ラインリソグラフィの使用を制
限する。

Ｎ−ウェルも、カウンタドーピングに起因するＰ＋埋込
層シート抵抗を増加させる。アナログデバイシーズ（文
献工■）によって概説されている構成は異なったプロセ
ス変形を使用することも指摘されねばならない。従来の
ＣＢプ白セスは、Ｐ型基板、及び上部及び下部分離の為
のＮ型エピタキシャル及びＰ−ウェルで開始する。文献
ＩＶにおいて説明されるプロセスにおいて、これらは逆
にされており、即ち開始物質はＮ−基板で、上部及び下
部分離はＰ−エピタキシャル及びＮ−ウェルである。垂
直ＮＰＮトランジスタは、従来のＣＢプロセスにおける
ＶＰＮＰのアナログである。そのＮ十埋込層は、深いＰ
−ウェルによってＮ基板から分離されている。

垂直ＮＰＨの断面は、第１１Ａ図に図示したものと非常
に類似しており、Ｎ型とＰ型とが交換されている。

従って、従来技術のプロセスは、他のＣＢプロセスに共
通する同一の欠点を蒙っており、即ち、接合が深く、同
一のＰ十及びＮ十埋込層、及び分離用のＰ−ウェルが非
常に深い為に寸法が大型である。

本■の　々の　、・ （１）　　接合及び分布が浅い ａ）　寸法が小型（従来のＣＢプロセスの面積の１７４
） ｂ）　−層高いｆＴ（少なくとも３倍大きい）Ｃ）容量
が一層小さい。

（２）ボロンドープＰ＋埋込層がないので、エピタキシ
ィが簡単で且つ歩留が高い。ＣＢプロセスはＮ十及びＰ
＋埋込層の両方を必要とする。

（３）深い分離ウェルがない。通常のＣＭＯＳＮ−ウェ
ルで十分である。従って、それは、高温度ステップを最
小とする最近の微細特徴ＩＣプロセスである。

（４）　　ＣＭＯ５と同一のプロセスを有しており、従
って相補的バイポーラ及び相補的な任意のＭＯＳトラン
ジスタを同一のチップ上に結合させることが可能。

（５）　　ＮＰＮ、ＰＮＰ及びＭＯＳトランジスタの最
適化は独立的であり、且つ柔軟で高歩留のＩＣプロセス
を与える。

シミュレーションにより示されるところによれば、本発
明の装置は、以下の特性を有するものである。Ｈ，、＝
５０乃至１００．ＢＶＣＥＯ（Ｖｐｔ）＞ＩＯＶ、ＢＶ
ＣＢ○＞１０Ｖ、及びｆＴ＝１乃至２　Ｇ　Ｈｚ　ｍ Ｎ＋Ｊ影と眉！８Ｌ柾 以上説明した装置は、従来のＣＭＯＳプロセスにおいて
実現されている。Ｂ１ＣＭＯＳプロセスにおいては、縦
型ＮＰＮのドライブ能力を改善する為に、コレクタの直
列抵抗を減少させねばならない。これは、Ｎ十埋込層５
８（第１図参照）をフロントエンド内に組み込むことに
よって達成される。

開始物質は、Ｐ子基板の代わりにＰ型基板４である。付
加的なステップは以下にリストするものである。

開始物質：Ｐ−基板＜１００＞ −Ｎ十埋込層マスク −Ｎ十埋込層注入砒素／アンチモン −Ｎ十埋込層ドライブ −Ｐ型エピタキシャル層６０ −Ｎウェルマスク その他のステップは以下の表におけるものと同一である
。Ｎ十埋込層及びＮ−ウェルは、Ｐエピタキシャル又は
Ｐ基板内に分離構成を形成する。

上述した手法において１つのエキストラなマスク、即ち
Ｎ十埋込層マスクがある。

スー 相補的バイポーラ及び ＣＭＯＳプロセスシーケンス −Ｐ十基板／Ｐ基板上にＰ−エピタキシャル（開始物質
） Ｍｎ１−Ｎ−ウェルマスク −Ｎ−ウェル注入ｐ　３　Ｌ −Ｎ−ウェルドライブ 一窒化物付着 Ｍｎ２−活性マスク ー窒化物エッチ Ｍｇ２−Ｎフィールド注入マスク −Ｎフィールド注入Ｂ　１ｘ −オプション：Ｐフィールドマスク −事前ゲート酸化物Ｐフィールド注入Ｐ”（新規） Ｍｎ４−Ｎ−ベースマスク −Ｎ−ベース注入Ｐ　３１ −ゲート酸化 ＶＴ注入Ｂ　Ｌ　１ Ｍｎ５−ＰＭＯ８Ｖ、注入マスク（オプション）−ＰＭ
Ｏ８ＶＴ注入Ｂ１１ （新規） Ｍｇ２−Ｐ−ベース注入マスク −Ｐ−ベース注入Ｂ　” 一ポリシリコン１付着及びドープ 一ポリシリコン１中間ポリシリコン酸化−中間ポリシリ
コン窒化物付着 Ｍｎ２−ポリシリコン１マスク 一プラズマ窒化物／酸化物／ポリシリコン１積層体エッ
チ 一ポリシリコン１エツジ酸化 一ポリシリコン２付着及びドープ Ｍｎ２−ポリシリコン２マスク 一ポリシリコン２エッチ 一事前Ｓ／Ｄ注入酸化 Ｍｇ２−Ｎ＋Ｓ／Ｄ及びＮ＋Ｅｍ−注入マスク−Ｎ子注
入Ａｓ７５ 一高電圧注入ｐ　３１ 一ポリシリコン２酸化 （新規） Ｍａ２Ｏ−Ｐ＋コレクタマスク −Ｐ＋コレクタ注入Ｂ１１（二重イオン化）（このステ
ップはＭｇ２と一体化可能）Ｍｎ１１−Ｐ＋Ｓ／Ｄ及び
Ｐ＋Ｅｍマスク−Ｐ＋Ｓ／Ｄ注入ＢＦ２（又は低エネル
ギＢ１１） −ＢＰＳＧ付着 −ＢＰＳＧ高密度化 Ｍ＃１２−コンタクトマスク 一プラズマコンタクトエッチ −ＢＰＳＧリフロー 一メタルスパッタ Ｍ＃１３−メタルマスク 一プラズマメタルエッチ 一パッシベーション酸化−窒化物付着 Ｍ＃１４−パッドマスク 一プラズマパッドエッチ 一合金化 尚、本発明は、その実施上、以下の構成の１つ又はそれ
以上を取りえるものである。

（１）単一のウェハ上にＣＭＯＳトランジスタとＮＰ）
ｌランジスタとを形成する方法において、前記方法がＮ
ＰＮ垂直トランジスタのコレクタとじてＮウェルを形成
するステップを有しており、且つ少なくとも１個の分離
型垂直ＰＮＰトランジスタを形成する場合に、前記ＮＰ
Ｎ垂直トランジスタコレクタを形成するステップの間に
前記ＰＮＰトランジスタを包含するＮウェルを形成し、
前記ＰＮＰトランジスタのＮベースを形成する為にＮ型
物質を注入し、単一イオン化物質の場合には３００Ｋｅ
Ｖ以上で二重イオン化物質の場合には１５０ＫｅＶ以上
のエネルギでＰ型物質を注入して前記ＰＮＰトランジス
タのコレクタを形成し、前記ＰＮＰトランジスタのエミ
ッタとしてＰ領域を形成する、上記各ステップを使用す
ることを特徴とする方法。

（２）上記第（１）項において、前記Ｎベースは、３　
Ｘ　１０１３と１．５Ｘ１０１４原子数／ｄの間のドー
ズで注入することを特徴とする方法。

（３）上記第（２）項において、前記ベース用の前記Ｎ
型物質は燐であることを特徴とする方法。

（４）上記第（１）項において、前記Ｎベースは前記コ
レクタの前に形成されることを特徴とする方法。

（５）上記第（１）項において、前記エミッタは０．３
５ミクロン厚さよりも小さな浅いＰ＋領域であることを
特徴とする方法。

（６）上記第（１）項において、前記二重イオン化物質
はボロンであることを特徴とする方法。

（７）上記第（１）項において、前記ＰＮＰエミッタは
、前記ＣＭＯＳトランジスタ用のＰ＋ソース及びドレイ
ンの形成と同一のステップで形成されることを特徴とす
る方法。

（８）上記第（１）項において、前記ＰＮＰコレクタは
、前記ＮＰＮトランジスタのＰベースと同一ステップに
おいて形成されることを特徴とする方法。

（９）単一のウェハ上にＣＭＯＳトランジスタとＮＰＮ
トランジスタとを形成する方法において、前記方法がＮ
ＰＮ垂直トランジスタのコレクタとしてＮウェルを形成
するステップを有しており、少なくとも１個の分離型垂
直ＰＮＰトランジスタを形成する場合に、ＮＰＮ垂直ト
ランジスタコレクタを形成する前記ステップの間に前記
ＰＮＰトランジスタを包含するＮウェルを形成し、３Ｘ
ＩＯ”と１．５×１０１４原子数／ｃｍ２の間のドーズ
で燐を注入して前記ＰＮＰトランジスタのＮベースを形
成し、前記Ｎベースの注入の後に、少なくとも３００Ｋ
ｅＶのエネルギで二重イオン化ボロンを注入して前記Ｐ
ＮＰ　トランジスタのコレクタを形成し、前記ＣＭｏ５
トランジスタ用のＰ＋ソース領域とドレイン領域とを形
成するのと同時的に前記ＰＮＰ　トランジスタのエミッ
タとしてＰ＋領域を形成することを特徴とする方法。

（１０）上記第（９）項において、更に、前記Ｎウェル
下側にＮ十埋込層を注入し、Ｐ型エピタキシャル層を成
長させる、各ステップを有することを特徴とする方法。

（１１）上記第（１）項乃至第（１０）項のいずれか１
項における方法によって製造された製品。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。例えば、ＰＮ
Ｐ　トランジスタのエミッタは、ＰチャンネルＭＯ８装
置用のＰ＋ソース及びドレイン注入と同一のステップで
形成する必要はない。

【図面の簡単な説明】

第１図は本発明に基づくＮ及びＰチャンネルＭＯＳトラ
ンジスタ及び垂直分離型ＮＰＮ及びＰＮＰトランジスタ
を示した概略断面図、第２Ａ図及び２Ｂ図は第１図のＰ
ＮＰトランジスタの夫々概略断面及びレイアウト図、第
３Ａ図及び第３Ｂ図は第１図の垂直ＮＰＮトランジスタ
の夫々概略断面図及びレイアウト図、第４図はエミッタ
注入直前のＮ−ベース注入用不純物分布を示したグラフ
図、第５図はフィールド注入直後のＮ−ベースマスクに
おけるプロセスの不純物分布を示した説明図、第６図は
上部表面から下方向へドライブされた垂直ＰＮＰトラン
ジスタのＰ−コレクタを示した不純物分布の説明図、第
７図は高エネルギボロン注入から得られる不純物分布を
示した説明図、第８図はＰ十エミッタとＰ−コレクタと
の合流を示した不純物分布の説明図、第９図は低エネル
ギＢ　Ｆ□注入を介して本発明に基づく浅いＰ十エミッ
タ接合を示した不純物分布の説明図、第１０Ａ図は文献
ＩＩに記載される現在の相補的バイポーラプロセスの不
純物分布を示した説明図、第１０Ｂ図は第１０Ａ図と同
じスケールで示した本発明の相補的Ｂ１ＣＭＯＳプロセ
スの不純物分布を示した説明図、第１１Ａ図は従来技術
に基づく相補的垂直ＰＮＰ　トランジスタの概略断面図
、第１１Ｂ図は第１１Ａ図と同じスケールで図示した本
発明に基づく垂直ＰＮＰトランジスタの概略断面図、で
ある。 （符号の説明） １２：ＮＭＯＳトランジスタ １４：ＰＭＯＳトランジスタ １６：：垂直ＮＰＮトランジスタ １８：垂直ＰＮＰトランジスタ ２０：Ｐ基板（又はＰエピタキシャル層）２２．２４，
２６：Ｎ−ウェル ２８：Ｎ−ベース ３０：Ｐ−ベース ３２：Ｎ＋ソース ３４ニドレイン ３６：エミッタ ３８二ベースコンタク ４０：コレクタ 図面の序口（内容に変更なし）

Claims (1)

1. 【特許請求の範囲】 １、単一のウェハ上にＣＭＯＳトランジスタとＮＰＮト
   ランジスタとを形成する方法において、前記方法がＮＰ
   Ｎ垂直トランジスタのコレクタとしてＮウェルを形成す
   るステップを有しており、且つ少なくとも１個の分離型
   垂直ＰＮＰトランジスタを形成する場合に、前記ＮＰＮ
   垂直トランジスタコレクタを形成するステップの間に前
   記ＰＮＰトランジスタを包含するＮウェルを形成し、前
   記ＰＮＰトランジスタのＮベースを形成する為にＮ型物
   質を注入し、単一イオン化物質の場合には３００ＫｅＶ
   以上で二重イオン化物質の場合には１５０ＫｅＶ以上の
   エネルギでＰ型物質を注入して前記ＰＮＰトランジスタ
   のコレクタを形成し、前記ＰＮＰトランジスタのエミッ
   タとしてＰ領域を形成する、上記各ステップを使用する
   ことを特徴とする方法。 ２、単一のウェハ上にＣＭＯＳトランジスタとＮＰＮト
   ランジスタとを形成する方法において、前記方法がＮＰ
   Ｎ垂直トランジスタのコレクタとしてＮウェルを形成す
   るステップを有しており、少なくとも１個の分離型垂直
   ＰＮＰトランジスタを形成する場合に、ＮＰＮ垂直トラ
   ンジスタコレクタを形成する前記ステップの間に前記Ｐ
   ＮＰトランジスタを包含するＮウェルを形成し、３×１
   ０＾１＾３と１．５×１０＾１＾４原子数／ｃｍ＾２の
   間のドーズで燐を注入して前記ＰＮＰトランジスタのＮ
   ベースを形成し、前記Ｎベースの注入の後に、少なくと
   も３００ＫｅＶのエネルギで二重イオン化ボロンを注入
   して前記ＰＮＰトランジスタのコレクタを形成し、前記
   ＣＭＯＳトランジスタ用のＰ＋ソース領域とドレイン領
   域とを形成するのと同時的に前記ＰＮＰトランジスタの
   エミッタとしてＰ＋領域を形成することを特徴とする方
   法。