JPH02201515A - イニシャルデータリセット制御回路 - Google Patents
イニシャルデータリセット制御回路Info
- Publication number
- JPH02201515A JPH02201515A JP1021888A JP2188889A JPH02201515A JP H02201515 A JPH02201515 A JP H02201515A JP 1021888 A JP1021888 A JP 1021888A JP 2188889 A JP2188889 A JP 2188889A JP H02201515 A JPH02201515 A JP H02201515A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、各種ディジタルデータレジスタを有するシ
ステムにおいて、イニシャル時のデータ出力レジスタの
内容をリセットし、かつ出力制御を行うイニシャルデー
タリセット制御回路に関するものである。
ステムにおいて、イニシャル時のデータ出力レジスタの
内容をリセットし、かつ出力制御を行うイニシャルデー
タリセット制御回路に関するものである。
従来のこの種の回路のブロック図を第４図に示す。同図
において、２はデータバス１からのデータを受付けるデ
ータ受付レジスタ、４はデータ受付レジスタ書込みタイ
ミング、３は複数個の出力レジスタをつなぐデータバス
、１２は第１出力レジスタ、５は第１出力レジスク書込
みタイミング、１８は上記第１出力レジスタ１２と第１
出力バツフア２０とをつなぐデータバス、１４は第１出
力バツフア出カイネーブル信号、２２は第工出カバソフ
ァ２０からのデータバス、１３は第２出力レジスタ、６
は第２出力レジスタ書込みタイミング、１９は上記第２
出力レジスタ１３と第２出力バッファ２１とをつなぐデ
ータバス、１５は第２出力バツフア出カイネーブル信号
、２３は第２出力バツフア２１からのデータバス、８は
リセット信号である。
において、２はデータバス１からのデータを受付けるデ
ータ受付レジスタ、４はデータ受付レジスタ書込みタイ
ミング、３は複数個の出力レジスタをつなぐデータバス
、１２は第１出力レジスタ、５は第１出力レジスク書込
みタイミング、１８は上記第１出力レジスタ１２と第１
出力バツフア２０とをつなぐデータバス、１４は第１出
力バツフア出カイネーブル信号、２２は第工出カバソフ
ァ２０からのデータバス、１３は第２出力レジスタ、６
は第２出力レジスタ書込みタイミング、１９は上記第２
出力レジスタ１３と第２出力バッファ２１とをつなぐデ
ータバス、１５は第２出力バツフア出カイネーブル信号
、２３は第２出力バツフア２１からのデータバス、８は
リセット信号である。
次に動作について説明する。パワーオンの時、リセット
信号８により第１出力レジスタ１２の内容はリセットさ
れ、第１出カバソフア出カイネーブル信号１４により上
記第１出力レジスタ１２の内容は第１出カバソフア２０
によりデータバス２２に送られる。データバスｌのデー
タが確定した時、データ受付レジスタ書込みタイミング
４によりデータはデータ受付レジスタ２に取り込まれ、
データバス３のデータが確定する。第１出力レジスタ書
込みタイミング５により上記データバス３のデータは第
１出力レジスタ１２に取り込まれ、データバス１８のデ
ータは確定する。第１出力バノフア出カイネーブル信号
１４により上記データバス１８のデータは第１出力バツ
フア２０によりデータバス２２に送られる。上記の動作
は、第２のラインを含め複数個のレジスタにより構成さ
れたシステムの他のラインにおいて同様である。
信号８により第１出力レジスタ１２の内容はリセットさ
れ、第１出カバソフア出カイネーブル信号１４により上
記第１出力レジスタ１２の内容は第１出カバソフア２０
によりデータバス２２に送られる。データバスｌのデー
タが確定した時、データ受付レジスタ書込みタイミング
４によりデータはデータ受付レジスタ２に取り込まれ、
データバス３のデータが確定する。第１出力レジスタ書
込みタイミング５により上記データバス３のデータは第
１出力レジスタ１２に取り込まれ、データバス１８のデ
ータは確定する。第１出力バノフア出カイネーブル信号
１４により上記データバス１８のデータは第１出力バツ
フア２０によりデータバス２２に送られる。上記の動作
は、第２のラインを含め複数個のレジスタにより構成さ
れたシステムの他のラインにおいて同様である。
〔発明が解決しようとする課題〕
従来のイニシャルデータリセット制御回路は以上のよう
に構成されており、パワーオン時、各出力レジスタの内
容をすべてリセットし、かつ出力制御を行うため、リセ
ット付の出力レジスタと、出力制御機能付の出カバソフ
ァとを使用することが必要であり、複数個の出力レジス
タを使用するシステムの場合、使用するＩＣの個数が多
くなり、機能のわりに実装面積が大きいという問題点が
あった。
に構成されており、パワーオン時、各出力レジスタの内
容をすべてリセットし、かつ出力制御を行うため、リセ
ット付の出力レジスタと、出力制御機能付の出カバソフ
ァとを使用することが必要であり、複数個の出力レジス
タを使用するシステムの場合、使用するＩＣの個数が多
くなり、機能のわりに実装面積が大きいという問題点が
あった。
この発明は、上記のような問題点を解消するためになさ
れたもので、従来の機能を損なうことなく実装されるＩ
Ｃを凍らすことのできるイニシャルデータリセット制御
回路を得ることを目的とする。
れたもので、従来の機能を損なうことなく実装されるＩ
Ｃを凍らすことのできるイニシャルデータリセット制御
回路を得ることを目的とする。
この発明に係るイニシャルデータリセット制御回路は、
パワーオン時にデータ受付レジスタの内容をリセットし
、イニシャルリセットフリップフロップからの選択信号
によりデータセレクタの出力を基準タイミングにするこ
とで複数個の各出力レジスタにリセットデータを書き込
むとともに、リセット信号解除後は、イニシャルリセッ
トフリップフロップからの選択信号によりデータセレク
タの出力を各出力レジスタへの書込みタイミングとする
ことで各出力レジスタにデータ受付レジスタの内容を取
り込むようにしたものである。
パワーオン時にデータ受付レジスタの内容をリセットし
、イニシャルリセットフリップフロップからの選択信号
によりデータセレクタの出力を基準タイミングにするこ
とで複数個の各出力レジスタにリセットデータを書き込
むとともに、リセット信号解除後は、イニシャルリセッ
トフリップフロップからの選択信号によりデータセレク
タの出力を各出力レジスタへの書込みタイミングとする
ことで各出力レジスタにデータ受付レジスタの内容を取
り込むようにしたものである。
この発明においては、イニシャルリセットフリップフロ
ップが、リセット信号の有効時、データセレクタに対し
、基準タイミングを出力するように選択信号を出力し、
リセット信号解除時、各レジスタ書込みタイミングを出
力するように選択信号を出力することにより、パワーオ
ン時、データ受付レジスタのリセットデータが全出力レ
ジスタに書き込まれ、各ラインの出力レジスタは出力制
御機能を有するレジスタ１個で済み、使用するＩＣの個
数が低減される。
ップが、リセット信号の有効時、データセレクタに対し
、基準タイミングを出力するように選択信号を出力し、
リセット信号解除時、各レジスタ書込みタイミングを出
力するように選択信号を出力することにより、パワーオ
ン時、データ受付レジスタのリセットデータが全出力レ
ジスタに書き込まれ、各ラインの出力レジスタは出力制
御機能を有するレジスタ１個で済み、使用するＩＣの個
数が低減される。
以下、この発明の一実施例について説明する。
第１図はこの発明の一実施例によるイニシャルデータリ
セット制御回路のブロック図であり、同図において、上
記従来の回路と同一符号は同−又は相当機能部分を示す
。また、９はデータセレクタ、１０はイニシャルリセッ
トフリップフロップ（Ｆ／Ｆ） 、１）は選択信号、１
６は第１出力レジスタ１２の内容を出力するデータバス
、１７は第２出力レジスタ１３の内容を出力するデータ
バスである。
セット制御回路のブロック図であり、同図において、上
記従来の回路と同一符号は同−又は相当機能部分を示す
。また、９はデータセレクタ、１０はイニシャルリセッ
トフリップフロップ（Ｆ／Ｆ） 、１）は選択信号、１
６は第１出力レジスタ１２の内容を出力するデータバス
、１７は第２出力レジスタ１３の内容を出力するデータ
バスである。
次に、第１図の回路の動作について説明する。
パワーオンの時、リセット信号８は有効となり、イニシ
ャルリセットＦ／Ｆ １０の出力である選択信号１）は
データセレクタ９のＡラインを選択する。したがって、
データセレクタ９はＡラインにつながる基準タイミング
７を各出力レジスタのクロック人力Ｔへ出力することに
なる。またこの時、データ受付レジスタ２はリセットさ
れているので、各出力レジスタにはリセットデータが書
き込まれる。各出力レジスタの内容は、各出力レジスタ
出カイネーブル信号によって各パスラインに出力される
。
ャルリセットＦ／Ｆ １０の出力である選択信号１）は
データセレクタ９のＡラインを選択する。したがって、
データセレクタ９はＡラインにつながる基準タイミング
７を各出力レジスタのクロック人力Ｔへ出力することに
なる。またこの時、データ受付レジスタ２はリセットさ
れているので、各出力レジスタにはリセットデータが書
き込まれる。各出力レジスタの内容は、各出力レジスタ
出カイネーブル信号によって各パスラインに出力される
。
リセット信号８が解除された時、イニシャルリセットＦ
／ＦＩＯの出力である選択信号１）はデータセレクタ９
のＢラインを選択する。データ受付レジスタ書込みタイ
ミング１４によってデータバス１のデータを取り込んだ
データ受付レジスタ２は、データバス３にその内容を出
力する。第１出力レジスタ書込みタイミング５により、
第１出力レジスタ１２は上記データバス３のデータを取
り込む。第１出力レジスタ出カイネーブル信号１４によ
り、上記第１出力レジスタ１２の内容はデータバス１６
に出力される。以下、他の各出力レジスタを含むライン
についても同様の動作を行う。
／ＦＩＯの出力である選択信号１）はデータセレクタ９
のＢラインを選択する。データ受付レジスタ書込みタイ
ミング１４によってデータバス１のデータを取り込んだ
データ受付レジスタ２は、データバス３にその内容を出
力する。第１出力レジスタ書込みタイミング５により、
第１出力レジスタ１２は上記データバス３のデータを取
り込む。第１出力レジスタ出カイネーブル信号１４によ
り、上記第１出力レジスタ１２の内容はデータバス１６
に出力される。以下、他の各出力レジスタを含むライン
についても同様の動作を行う。
このような回路では、各出力レジスタは出力制御機能を
有するレジスタ１個でよく、従来のような出力バッファ
を使用する必要がないので、使用するＩＣの個数が少な
くなり、特に多数のレジスタをこのシステムに使用した
場合、はぼ半分のＩＣで済み、実装面積が減少する。
有するレジスタ１個でよく、従来のような出力バッファ
を使用する必要がないので、使用するＩＣの個数が少な
くなり、特に多数のレジスタをこのシステムに使用した
場合、はぼ半分のＩＣで済み、実装面積が減少する。
なお、上記実施例では、イニシャルリセットフリップフ
ロップ１０に、インバータとＲ−Ｓフリップフロップを
用いたが、第２図に示すように、基準タイミング７をク
コツクに入力したＤタイプフリップフロップを用いても
よく、ＩＣがより少なくなり、上記実施例と同様の効果
がより高くなる。
ロップ１０に、インバータとＲ−Ｓフリップフロップを
用いたが、第２図に示すように、基準タイミング７をク
コツクに入力したＤタイプフリップフロップを用いても
よく、ＩＣがより少なくなり、上記実施例と同様の効果
がより高くなる。
また、データ受付レジスタ２の出力制御をイニシャルリ
セットフリップフロップ１０で制御する場合の回路を第
３図に示す、この場合、データバス３をプルアップして
おき、各出力レジスタは反転機能付を必要とするが、上
記実施例と同様の効果を奏する。
セットフリップフロップ１０で制御する場合の回路を第
３図に示す、この場合、データバス３をプルアップして
おき、各出力レジスタは反転機能付を必要とするが、上
記実施例と同様の効果を奏する。
以上のように、この発明に係るイニシャルデータリセッ
ト制御回路によれば、パワーオン時にデータ受付レジス
タの内容をリセットし、そのリセットデータを、イニシ
ャルリセットフリップフロップからの選択信号によりデ
ータセレクタの出力を基準タイミングとして全出力レジ
スタに書き込ませるように構成したので、各出力レジス
タは出力制御機能付のレジスタ１個でよくなり、使用す
るＩＣの個数が減り、実装面積が大幅に減少できる効果
がある。
ト制御回路によれば、パワーオン時にデータ受付レジス
タの内容をリセットし、そのリセットデータを、イニシ
ャルリセットフリップフロップからの選択信号によりデ
ータセレクタの出力を基準タイミングとして全出力レジ
スタに書き込ませるように構成したので、各出力レジス
タは出力制御機能付のレジスタ１個でよくなり、使用す
るＩＣの個数が減り、実装面積が大幅に減少できる効果
がある。
第１図はこの発明の一実施例によるイニシャルデータリ
セット制御回路を示すブロック図、第２図、第３図はそ
れぞれこの発明の他の実施例によるイニシャルデータリ
セット制御回路を示すブロック図、第４図は従来のイニ
シャルデータリセット制御回路を示すブロック図である
。 １はデータバス、２はデータ受付レジスタ、５゜６は出
力レジスタ書込みタイミング、７は基準タイミング、８
はリセット信号、９はデータセレクタ、１０はイニシャ
ルリセットフリップフロップ、１）は選択信号、１２．
１３は出力レジスタ。 なお、図中、同一符号は同一、又は相当部分を示す。 第２図
セット制御回路を示すブロック図、第２図、第３図はそ
れぞれこの発明の他の実施例によるイニシャルデータリ
セット制御回路を示すブロック図、第４図は従来のイニ
シャルデータリセット制御回路を示すブロック図である
。 １はデータバス、２はデータ受付レジスタ、５゜６は出
力レジスタ書込みタイミング、７は基準タイミング、８
はリセット信号、９はデータセレクタ、１０はイニシャ
ルリセットフリップフロップ、１）は選択信号、１２．
１３は出力レジスタ。 なお、図中、同一符号は同一、又は相当部分を示す。 第２図
Claims (1)
- （１）イニシャルデータリセット制御回路において、 データバスからのデータを受付け、リセット信号に基づ
いてリセットされるデータ受付レジスタと、 該データ受付レジスタからのデータを取り込む複数個の
出力レジスタと、 該各出力レジスタに基準タイミングあるいは書込みタイ
ミングを選択して出力するデータセレクタと、 該データセレクタに、上記リセット信号有効時には上記
基準タイミングを、該リセット信号解除時には上記書込
みタイミングを選択するような選択信号を出力するイニ
シャルリセットフリップフロップとを備えたことを特徴
とするイニシャルデータリセット制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021888A JPH02201515A (ja) | 1989-01-30 | 1989-01-30 | イニシャルデータリセット制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021888A JPH02201515A (ja) | 1989-01-30 | 1989-01-30 | イニシャルデータリセット制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02201515A true JPH02201515A (ja) | 1990-08-09 |
Family
ID=12067648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1021888A Pending JPH02201515A (ja) | 1989-01-30 | 1989-01-30 | イニシャルデータリセット制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02201515A (ja) |
-
1989
- 1989-01-30 JP JP1021888A patent/JPH02201515A/ja active Pending
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