JPH0473321B2 - - Google Patents
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- JPH0473321B2 JPH0473321B2 JP8875982A JP8875982A JPH0473321B2 JP H0473321 B2 JPH0473321 B2 JP H0473321B2 JP 8875982 A JP8875982 A JP 8875982A JP 8875982 A JP8875982 A JP 8875982A JP H0473321 B2 JPH0473321 B2 JP H0473321B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- resistance
- voltage
- input signal
- resistor
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- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims 5
- 238000010586 diagram Methods 0.000 description 5
- 238000005513 bias potential Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、半導体集積回路中において、ベース
抵抗を入力抵抗および帰還抵抗として用いた利得
が−１の反転増幅器の、入力抵抗および帰還抵抗
の歪による信号歪を除去する回路に関するもので
ある。
抵抗を入力抵抗および帰還抵抗として用いた利得
が−１の反転増幅器の、入力抵抗および帰還抵抗
の歪による信号歪を除去する回路に関するもので
ある。
第１図に半導体集積回路（一部分）の例の断面
を示す。同図において、１はエピタキシヤル層２
（コレクター、Ｎ）に拡散された拡散抵抗層（以
下、ベース抵抗という）(P)である。従来、エピタ
キシヤル層２は＋側電源源（＋Vcc）に接続され
るか、あるいはフローテイングでどこにも接続さ
れないかのいずれかであつた。
を示す。同図において、１はエピタキシヤル層２
（コレクター、Ｎ）に拡散された拡散抵抗層（以
下、ベース抵抗という）(P)である。従来、エピタ
キシヤル層２は＋側電源源（＋Vcc）に接続され
るか、あるいはフローテイングでどこにも接続さ
れないかのいずれかであつた。
第２図に、このような半導体集積回路上に設け
られた従来の反転増幅器の一例回路図を示す。同
図において、３はアンプ、Riはその入力抵抗、Rf
はその帰還抵抗、Ｉは入力端子およびＯは出力端
子である。ここで、入力抵抗Riおよび帰還抵抗Rf
はそれぞれ第１図のベース抵抗１に相当する。こ
の場合、エピタキシヤル層２には＋Vccが接続さ
れ、それぞれ入力抵抗Riおよび帰還抵抗Rfのとこ
ろまでエピタキシヤル層２が伸びている。利得が
−１であるためには、入力端子Ｉへの信号源イン
ピーダンスが０であれば、Ri＝Rfであることが必
要である。
られた従来の反転増幅器の一例回路図を示す。同
図において、３はアンプ、Riはその入力抵抗、Rf
はその帰還抵抗、Ｉは入力端子およびＯは出力端
子である。ここで、入力抵抗Riおよび帰還抵抗Rf
はそれぞれ第１図のベース抵抗１に相当する。こ
の場合、エピタキシヤル層２には＋Vccが接続さ
れ、それぞれ入力抵抗Riおよび帰還抵抗Rfのとこ
ろまでエピタキシヤル層２が伸びている。利得が
−１であるためには、入力端子Ｉへの信号源イン
ピーダンスが０であれば、Ri＝Rfであることが必
要である。
しかしながら、以下説明するように、従来の反
転増幅器においては利得（−Rf／Ri）が信号の状
態（正か負か）によつて変化したため、歪を生じ
ていた。
転増幅器においては利得（−Rf／Ri）が信号の状
態（正か負か）によつて変化したため、歪を生じ
ていた。
信号eiが入力された場合、入力抵抗Riの信号入
力端Ａ、帰還抵抗Rfの信号出力端Ｂおよびアン
プ３の一端子側Ｃにおける電位は、それぞれ第３
図Ａ〜Ｃのようになつていた。すなわち、信号入
力端Ａには入力信号eiが現われ、信号出力端Ｂに
は入力信号と逆相の−eiが現われ、一端子側Ｃは
基準電位（0V）に保たれていた。なお、エピタ
キシヤル層２は＋Vccに接続されているため、こ
れによるバイアス電位（＋Vcc）を破線で示して
ある。
力端Ａ、帰還抵抗Rfの信号出力端Ｂおよびアン
プ３の一端子側Ｃにおける電位は、それぞれ第３
図Ａ〜Ｃのようになつていた。すなわち、信号入
力端Ａには入力信号eiが現われ、信号出力端Ｂに
は入力信号と逆相の−eiが現われ、一端子側Ｃは
基準電位（0V）に保たれていた。なお、エピタ
キシヤル層２は＋Vccに接続されているため、こ
れによるバイアス電位（＋Vcc）を破線で示して
ある。
ここで、第４図に示すように、ベース抵抗の値
rb（入力抵抗Ri、帰還抵抗Rf）は、ベース抵抗１
とエピタキシヤル層２との間の逆バイアス電圧
Vrが大きくなるほど、大きくなる。
rb（入力抵抗Ri、帰還抵抗Rf）は、ベース抵抗１
とエピタキシヤル層２との間の逆バイアス電圧
Vrが大きくなるほど、大きくなる。
このため、入力信号eiが正である間、たとえば
第３図Ａのａ点においては入力抵抗Riの逆バイア
ス電圧Vr（Vcc−ei）が相対的に小さくなるため、
入力抵抗Riの値が小さくなり、逆に帰還抵抗Rfの
逆バイアス電圧Vr（Vcc＋ei）は相対的に大きくな
るため、帰還抵抗Rfの値は大きくなつた。入力
信号eiが負である間、たとえばｂ点においては、
逆に入力抵抗Riの値が大きくなり、帰還抵抗Rfの
値が小さくなつた。
第３図Ａのａ点においては入力抵抗Riの逆バイア
ス電圧Vr（Vcc−ei）が相対的に小さくなるため、
入力抵抗Riの値が小さくなり、逆に帰還抵抗Rfの
逆バイアス電圧Vr（Vcc＋ei）は相対的に大きくな
るため、帰還抵抗Rfの値は大きくなつた。入力
信号eiが負である間、たとえばｂ点においては、
逆に入力抵抗Riの値が大きくなり、帰還抵抗Rfの
値が小さくなつた。
このように、従来の半導体集積回路上の反転増
幅器においては、入力信号eiが正の期間はRi＜
Rf、入力信号eiが負の期間はRi＞Rfとなり、アン
プの利得（−Rf／Ri）が入力信号の正負状態によ
つて変化したため、歪を生じていた。
幅器においては、入力信号eiが正の期間はRi＜
Rf、入力信号eiが負の期間はRi＞Rfとなり、アン
プの利得（−Rf／Ri）が入力信号の正負状態によ
つて変化したため、歪を生じていた。
本発明の目的は、上記従来の反転増幅器の欠点
を克服し、信号歪を除去することのできる回路を
提供することにある。
を克服し、信号歪を除去することのできる回路を
提供することにある。
以下、図によつて本発明を具体的に説明する。
第５図は、本発明の第一実施例よりなる反転増
幅器の入力および帰還抵抗歪除去回路の回路図で
ある。
幅器の入力および帰還抵抗歪除去回路の回路図で
ある。
同図において、PNPトランジスタQ1，Q4およ
びQ7の各コレクタは、それぞれ−Vccに接続さ
れ、各ベースはそれぞれ入力端子Ｉ、アース端子
Ｅおよび出力端子Ｏに接続され、また各エミツタ
にはそれぞれ定電流源I1，I3およびI5が接続され
て、各々エミツタホロワとして動作する。
びQ7の各コレクタは、それぞれ−Vccに接続さ
れ、各ベースはそれぞれ入力端子Ｉ、アース端子
Ｅおよび出力端子Ｏに接続され、また各エミツタ
にはそれぞれ定電流源I1，I3およびI5が接続され
て、各々エミツタホロワとして動作する。
Q1のエミツタにはNPNトランジスタQ2のベー
スが、Q4のエミツタにはNPNトランジスタQ3と
Q5の各ベースが、またQ7のエミツタにはNPNト
ランジスタQ6のベースがそれぞれ接続されてい
る。Q2とQ3の各エミツタは直結されて定電流源
I2に接続され、またQ5とQ6の各エミツタも直結
されて定電流源I4に接続されている。
スが、Q4のエミツタにはNPNトランジスタQ3と
Q5の各ベースが、またQ7のエミツタにはNPNト
ランジスタQ6のベースがそれぞれ接続されてい
る。Q2とQ3の各エミツタは直結されて定電流源
I2に接続され、またQ5とQ6の各エミツタも直結
されて定電流源I4に接続されている。
ここで重要なのは、Q2とQ3のエミツタ電圧に
より入力抵抗Riのエピタキシヤル層２にバイアス
を与え、またQ5とQ6のエミツタ電圧により帰還
抵抗Rfのエピタキシヤル層２にバイアスを与え
ていることである。
より入力抵抗Riのエピタキシヤル層２にバイアス
を与え、またQ5とQ6のエミツタ電圧により帰還
抵抗Rfのエピタキシヤル層２にバイアスを与え
ていることである。
このような構成よりなる本発明の第一実施例回
路は、次のように動作する。
路は、次のように動作する。
まず、PNPトランジスタQ1，Q4およびQ7の各
ベースはそれぞれ入力端子Ｉ、アース端子Ｅおよ
び出力端子Ｏに接続されているため、各エミツタ
にはそれぞれ入力信号ei＋ベース・エミツタ電圧
VBE、VBEおよび出力信号ep＋VBEの電圧が現われ
る。
ベースはそれぞれ入力端子Ｉ、アース端子Ｅおよ
び出力端子Ｏに接続されているため、各エミツタ
にはそれぞれ入力信号ei＋ベース・エミツタ電圧
VBE、VBEおよび出力信号ep＋VBEの電圧が現われ
る。
ついで、NPNトランジスタQ2とQ3、およびQ5
とQ6はそれぞれ差動増幅器として動作し、各二
つのベース電位のうち高い方のベース電位から
VBEを引いたものがエミツタ電位となり、それぞ
れ入力抵抗Riおよび帰還抵抗Rfにバイアスとして
印加される。
とQ6はそれぞれ差動増幅器として動作し、各二
つのベース電位のうち高い方のベース電位から
VBEを引いたものがエミツタ電位となり、それぞ
れ入力抵抗Riおよび帰還抵抗Rfにバイアスとして
印加される。
すなわち、入力信号ei、基準電圧（0V）および
出力信号ep（＝−ei）をそれぞれQ1，Q4およびQ7
でレベルシフトした後に、Q2とQ3およびQ5とQ6
でコンパレートして、RiおよびRfへのバイアス電
圧を得ている。
出力信号ep（＝−ei）をそれぞれQ1，Q4およびQ7
でレベルシフトした後に、Q2とQ3およびQ5とQ6
でコンパレートして、RiおよびRfへのバイアス電
圧を得ている。
したがつて、第６図Ａ〜Ｄに示すように入力信
号eiが正の期間は入力抵抗Riは入力信号eiレベル
にバイアスされ、帰還抵抗Rfは基準電位0Vにバ
イアスされる。一方、入力信号eiが負の期間はRi
は基準電位に、Rfは出力信号epレベルにバイアス
される。
号eiが正の期間は入力抵抗Riは入力信号eiレベル
にバイアスされ、帰還抵抗Rfは基準電位0Vにバ
イアスされる。一方、入力信号eiが負の期間はRi
は基準電位に、Rfは出力信号epレベルにバイアス
される。
これを入力抵抗Ri、帰還抵抗Rf上の電位とバイ
アス電圧との関係でみると、第７図Ａ，Ｂのよう
になる。すなわち、各バイアス電圧と各抵抗上の
電位との差（逆バイアス電圧Vr）が、常に等し
くなる。これは第４図でいえば、逆バイアス電圧
Vrに対してベース抵抗rbが常に一定になることを
意味している。
アス電圧との関係でみると、第７図Ａ，Ｂのよう
になる。すなわち、各バイアス電圧と各抵抗上の
電位との差（逆バイアス電圧Vr）が、常に等し
くなる。これは第４図でいえば、逆バイアス電圧
Vrに対してベース抵抗rbが常に一定になることを
意味している。
すなわち、本発明の回路を用いれば、常にRi＝
Rfの関係が成立し、反転増幅器の利得を−Rf／Ri
＝−１に保つことができる。したがつて、従来の
ような信号歪は除去することができる。
Rfの関係が成立し、反転増幅器の利得を−Rf／Ri
＝−１に保つことができる。したがつて、従来の
ような信号歪は除去することができる。
なお、本発明の回路は上記第一実施例に限定さ
れず、たとえば第８図のような第二実施例よりな
る回路でもよい。
れず、たとえば第８図のような第二実施例よりな
る回路でもよい。
同図において、まずNPNトランジスタQ8と
Q9、およびQ10とQ11とによつて入力信号、基準
電位および出力信号をコンパレートし、次に
PNPトランジスタQ12とダイオードD1、および
Q13とD2によりレベルシフトしている。
Q9、およびQ10とQ11とによつて入力信号、基準
電位および出力信号をコンパレートし、次に
PNPトランジスタQ12とダイオードD1、および
Q13とD2によりレベルシフトしている。
すなわち、第二実施例では電圧比較後にレベル
シフトを行ない、レベルシフトのためにダイオー
ドを付加している点が、第５図に示した第一実施
例と異なる。
シフトを行ない、レベルシフトのためにダイオー
ドを付加している点が、第５図に示した第一実施
例と異なる。
このため、第一実施例では入力抵抗Riおよび帰
還抵抗Rfのバイアス電圧は各抵抗Ri，Rf上の最高
電位と等しかつたのに対して、第二実施例ではバ
イアス電圧は各抵抗Ri，Rf上の最高電位よりも一
定電位Vfだけ高くなる。この場合にも、第一実
施例のときと同様、常にRi＝Rfの関係が成立し、
信号歪を除去することができる。
還抵抗Rfのバイアス電圧は各抵抗Ri，Rf上の最高
電位と等しかつたのに対して、第二実施例ではバ
イアス電圧は各抵抗Ri，Rf上の最高電位よりも一
定電位Vfだけ高くなる。この場合にも、第一実
施例のときと同様、常にRi＝Rfの関係が成立し、
信号歪を除去することができる。
第１図は半導体集積回路の断面図、第２図は従
来の反転増幅器の回路図、第３図Ａ〜Ｃは第２図
の反転増幅器のＡ点，Ｂ点およびＣ点におけるベ
ース抵抗上の電位（実線）とバイアス電圧（破
線）を示すグラフ、第４図は逆バイアス電圧とベ
ース抵抗との関係を示すグラフ、第５図は本発明
の第一実施例よりなる反転増幅器の入力および帰
還抵抗歪除去回路の回路図、第６図Ａ〜Ｄは第５
図の回路における入力抵抗および帰還抵抗にかか
るバイアス電圧の変化を示すグラフ、第７図Ａ，
Ｂは入力抵抗、帰還抵抗上の電位とバイアス電圧
との関係を示すグラフ、および第８図は本発明の
第二実施例よりなる回路の回路図である。 １……ベース抵抗層、２……エピタキシヤル層
（コレクタ）、３……アンプ、Ri……入力抵抗、Rf
……帰還抵抗。
来の反転増幅器の回路図、第３図Ａ〜Ｃは第２図
の反転増幅器のＡ点，Ｂ点およびＣ点におけるベ
ース抵抗上の電位（実線）とバイアス電圧（破
線）を示すグラフ、第４図は逆バイアス電圧とベ
ース抵抗との関係を示すグラフ、第５図は本発明
の第一実施例よりなる反転増幅器の入力および帰
還抵抗歪除去回路の回路図、第６図Ａ〜Ｄは第５
図の回路における入力抵抗および帰還抵抗にかか
るバイアス電圧の変化を示すグラフ、第７図Ａ，
Ｂは入力抵抗、帰還抵抗上の電位とバイアス電圧
との関係を示すグラフ、および第８図は本発明の
第二実施例よりなる回路の回路図である。 １……ベース抵抗層、２……エピタキシヤル層
（コレクタ）、３……アンプ、Ri……入力抵抗、Rf
……帰還抵抗。
Claims (1)
- 【特許請求の範囲】 １ 半導体集積回路において、Ｎ型エピタキシヤ
ル層中に形成された前記Ｎ型に対して逆導電型の
拡散領域に二つの電極を形成し、かつ、前記エピ
タキシヤル層領域に逆方向電圧を印加して形成さ
れる前記拡散層による抵抗を入力抵抗および帰還
抵抗とした利得が−１の反転増幅器において、 前記入力抵抗の形成されている拡散層と前記エ
ピタキシヤル層との間に、入力信号が正の期間は
入力信号のレベル、あるいはこのレベルより入力
抵抗上の最高電位よりも一定電圧高い方にシフト
した電圧、また入力信号が負の期間は基準電位、
あるいは基準電位よりも前記一定電圧高い方にシ
フトした電圧を供給する手段と、 前記帰還抵抗に形成されている拡散層と前記エ
ピタキシヤル層との間に、入力信号が負の期間は
入力信号のレベル、あるいはこのレベルより入力
抵抗上の最高電位よりも一定電圧高い方にシフト
した電圧、また入力信号が正の期間は基準電位、
あるいは基準電位よりも前記一定電圧高い方にシ
フトした電圧を供給する手段とを具備したことを
特徴とする反転増幅器の入力および帰還抵抗歪除
去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8875982A JPS58206209A (ja) | 1982-05-27 | 1982-05-27 | 反転増幅器の入力および帰還抵抗歪除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8875982A JPS58206209A (ja) | 1982-05-27 | 1982-05-27 | 反転増幅器の入力および帰還抵抗歪除去回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58206209A JPS58206209A (ja) | 1983-12-01 |
| JPH0473321B2 true JPH0473321B2 (ja) | 1992-11-20 |
Family
ID=13951804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8875982A Granted JPS58206209A (ja) | 1982-05-27 | 1982-05-27 | 反転増幅器の入力および帰還抵抗歪除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58206209A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4904951A (en) * | 1988-06-06 | 1990-02-27 | Burr-Brown Corporation | Method and circuit for reducing effects of distributed capacitance associated with large thin film resistors |
| JP5551731B2 (ja) * | 2012-03-29 | 2014-07-16 | 旭化成エレクトロニクス株式会社 | 非反転バッファ回路 |
-
1982
- 1982-05-27 JP JP8875982A patent/JPS58206209A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58206209A (ja) | 1983-12-01 |
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