JPH0220178B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、折線処理によつて例えば10ビツト
のパルス符号変調（以下、PCMと称する）信号
を８ビツトに圧縮したり、８ビツトから10ビツト
に伸張するための圧伸処理回路に関する。

〔発明の技術的背景〕

テープ幅が約８mmの磁気テープを用いるヘリカ
ルスキヤン方式のビデオテープレコーダ（以下、
VTRと称する）、いわゆる８mmVTRにおいては、
PCM化された音声信号の記録がオプシヨンとし
て考えられている。この場合、PCM化された音
声信号はビデオトラツクの延長上に記録される。
すなわち、シリンダに対するテープの巻付け角度
を１つのヘツドの角度割より多くとり、複数のヘ
ツドが同時にテープに接する期間を設け、この期
間にPCM化された音声信号を記録するようにな
つている。

磁気テープに記録される音声信号は８ビツトで
あるが、折線処理による圧伸変換により、10ビツ
ト相当のダイナミツクレンジを得ている。

第３図はPCM記録される音声信号の記録、再
生系のデジタル処理部分を示す回路図である。

第３図において、まず記録系の回路を説明する
と、端子１１に印加されるアナログの音声信号は
アナログ／デジタル変換回路１２に入力され、10
ビツトのデジタルデータに変換される。そして、
10ビツト／８ビツト折線圧縮処理回路１３で８ビ
ツトのデジタルデータに圧縮される。この８ビツ
トのデジタルデータは記録処理回路１４にて、イ
ンターリーフ、エラー訂正検出コードの付加の処
理を受け、その後、テープフオーマツトに従つた
所定の変調を受ける。この信号を記録増幅回路１
５にて増幅し、最適記録電流にしてヘツド１６に
て磁気テープ１７に記録する。

次に、再生系の回路を説明すると、ヘツド１６
より取り出された電気信号は再生増幅回路１８に
て増幅される。そして、再生処理回路１９にて、
復調、デインターリーブ、エラー訂正を施された
後、８ビツトのデジタルデータとして取り出され
る。この８ビツトのデジタルデータは８ビツト／
10ビツト折線伸長処理回路２０で10ビツトのデジ
タルデータに戻される。このデータはデジタル／
アナログ変換回路２１によりアナログ信号に変換
され、端子２２に導びかれる。

８ビツトと10ビツトの圧伸処理は次のようにし
て行われる。10ビツトのデジタルデータは、10進
数で（＋511〜−512）の数値情報を表すことがで
きる。これを８ビツト（＋127〜−128）で表す為
に、全体を７つのランクに分けて圧伸処理を行
う。圧伸率は０に近い程小さく、０から遠い程大
きい。圧縮の方式としては、２進数の桁の大きい
数になると、下位桁を切り捨てて８ビツトとする
ことを基本としている。ここで、最小値より−３
〜＋３（０を含む）を７ランクと名付ける。

まず、記録時の圧縮処理を示す。０ランクは−
16〜＋15（1111110000〜0000001111）の範囲で、
この間の数値は単純に下位８ビツトが出力され、
何の処理も受けない。よつて、８ビツトでも、−
16〜＋15（11110000〜00001111）である。

＋１ランコは＋16〜＋63（0000010000〜
0000111111）の範囲で、ここではLSBが切捨て
られる。切り捨てて下位８ビツトを出力すると、
＋16は＋８となつて０ランクと同じデータとな
る。これを防ぎ、８ビツトデータを充分に使うた
めに、補正数として８も加える。よつて、８ビツ
トのデジタル信号は＋16〜＋39（00010000〜
00100111）となる。−１ランクは−17〜−64
（1111101111〜1111000000）の範囲で、補正数が
−８となる以外は＋１ランクと同じ処理を受け
る。よつて、出力は−17〜−40（11101111〜
11011000）となる。

＋２ランクは＋64〜＋319（0001000000〜
0100111111）の範囲で、ここでは、下位２ビツト
が切り捨てられる。加えられる補正数は24で、こ
の結果出力される８ビツトのデータは＋40〜＋
103（00101000〜01100111）である。−２ランクは
−65〜−320（1110111111〜1011000000）の範囲
で、ここでの処理は、補正数が−24となる以外は
＋２ランクの処理と同じである。よつて、出力さ
れる８ビツトデータは−41〜−104（11010111〜
10011000）となる。

＋３ランクは＋320〜＋511（0101000000〜
0111111111）の範囲で、切り捨てるビツトは下位
３桁となり、補正数も＋64と大きくなる。この結
果、出力される８ビツトデータは＋104〜＋127
（01101000〜01111111）となる。−３ランクは−
321〜−512（1010111111〜1000000000）の範囲で、
補正数が−64である以外は＋３ランクと同じ処理
を受ける。よつて出力される８ビツトデータは−
105〜−128（10010111〜1000000）である。

再生時は記録時と逆の処理が行われる。すなわ
ち、桁上げを行つた後補正数が引かれる。この場
合、無の情報から、切り捨てられた下位ビツトの
再生はできないので、この切り捨てられたビツト
に対してはすべての０を定めて再生する。

次に、従来の圧縮処理回路１３及び伸張処理回
路２０についてそれぞれ第４図及び第５図を参照
しながら説明する。

まず、第４図において、シリアルな10ビツトの
音声PCMデータは、入力端子２５より入力され、
シリアル／パラレル変換回路２６でパラレルなデ
ータとして記憶される。ここで、ビツト列はａが
LSB（最下位ビツト）、ｊがMSB（最上位ビツト）
となり、桁順に並んでいる。

この10ビツトの入力データの上位６ビツトはラ
ンク判定回路２７に入力され、上記入力データの
７つのランクの判定がなされる。この判定結果に
従つて選択回路２８では、８桁のスイツチが連動
して動作し、出力データとするビツト列の桁を10
ビツトの入力データのビツト列から選択すること
で、前述の下位ビツトの切り捨て処理を行う。加
算回路２９は上記ランクの判定結果に従つて補正
数を設定し、選択回路２８によつて８ビツトとさ
れたデータに加算する。これにより、圧縮された
８ビツトの音声PCMデータが得られたことにな
り、このパラレルな８ビツトデータは、パラレ
ル／シリアル変換回路３０にて、シリアルなデー
タに変換され、出力端子３１よりLSB“ａ”から
出力される。

次に、第５図を用いて伸張処理を説明する。再
生された８ビツトのシリアルなデータは入力端子
３５よりシリアル／パラレル変換回路３６に与え
られ、パラレルなデータに変換される。この８ビ
ツトの入力データの上位５ビツトはランク判定回
路３７に入力されてランクの判定がなされる。加
算回路３８は判定ランクに従つた補正数を設定
し、これを入力データから引く処理を行う。選択
回路３９はこの補正加算された入力データをビツ
ト付加により伸張し、10ビツトのパラレルデータ
を得る。このパラレルデータはパラレン／シリア
ル変換回路４０にてシリアルなデぶタに変換さ
れ、出力端子４１よりLSB“ａ”から出力され
る。

〔背景技術の問題点〕

ところで、第４図の圧縮処理回路と第５図の伸
張処理回路を比べた場合、例えば加算回路２９と
加算回路３８にみられるように、似たような機能
を果す回路が多い。したがつて、各回路を１つに
し、これを圧縮処理と伸張処理で兼用することが
望まれる。

しかしながら、従来は圧縮処理と伸張処理にお
ける補正数の演算処理と下位ビツトの処理の順序
が逆である点や後者のビツト処理がデータのパラ
レル処理によつて行われるため、これを実行する
選択回路２８と選択回路３９の配線が全く異なる
点などにより、圧伸処理と伸張処理を同一回路で
実現することができなかつた。

〔発明の目的〕

この発明は上記の事情に対処すべくなされたも
ので、圧縮処理と伸張処理を１つの回路で兼用す
ることができる圧伸処理回路を提供することを目
的とする。

〔発明の概要〕

この発明は、圧縮処理における補正数の加算や
伸張処理における補正数の引算といつた補正数の
演算処理を、圧縮処理における下位ビツトの切捨
てや伸張処理における下位ビツトの付加といつた
ビツト処理の前に設定することにより、圧縮処理
と伸張処理を１つの回路で実現することをねらつ
たものである。

そこで、圧縮処理にて加算される補正数は下位
ピツトを考慮して予め桁上げすることにより、こ
の加算処理をビツトの切捨て処理の前に行うこと
ができるようにしてある。また補正数の演算処理
の済んだデータに対する上記ビツト処理をシリア
ルに行うことにより、圧縮時のビツト切捨てと伸
張時のビツト付加を同一回路で行い得るようにし
てある。すなわち、補正数の演算処理の済んだデ
ータをパラレルに記憶し、これを下位方向にシフ
トしながらシリアルに出力するパラレル／シリア
ル変換主段が設けられる。圧縮時は、これに補正
数が加算されたデータが記憶される。伸張時は、
補正数が引算されたデータの下位に圧縮時の最大
切捨てビツト数と同じビツト数のデータの付加さ
れたものが記憶される。この付加データの各ビツ
トは同じ２進値とらなつている、そしてこのよう
にして得られたパラレルデータをシリアルに出力
する際に、そのLSBをランクの判定結果に従つ
て設定することにより、上記ビツト処理を実現す
るものである。この場合、LSBの選択対称とな
るパラレルデータの下位ビツト数は、上記最大切
捨てビツト数より１多い数となつている。

〔発明の実施例〕

以下、図面を参照してこの発明の一実施例を詳
細に説明する。

第１図及び第２図は一実施例の構成を示す回路
図で、それぞれ圧縮処理モード、伸張処理モード
を示す。

第１図において、まず、記録時の圧縮処理動作
を説明する。入力端子４５には、10ビツトの
PCM信号がシリアルデータ（下位よりａ〜ｊ）
として入力される。このシリアルデータは10ビツ
トのシリアル／パラレル変換回路４６にてパラレ
ルデータに変換される。ランク判定回路４７は上
記パラレルデータの上位６ビツトのデータを用い
てこのパラレルデータのランクを判定する。この
判定結果は加算回路４８、LSB選択スイツチ回
路５１に送られる。

加算回路４８は上記判定結果に従つて、上述し
たような下位ビツトの切捨てに伴つてランク間で
数値が重なることを避けるための補正数を設定
し、これを上記パラレルデータに加算する。この
場合、加算される補正数は、この加算処理が上述
した従来回路と違つて下位ビツトの切捨て処理の
前に行われるので、切り捨てられるビツト数だけ
桁上げした形で行われる。例えば、＋３ランクの
補正数は、前述のように、＋64である。これを２
進数で示すと、７桁目“ｇ”に１がたつ。しか
し、後で下位３ビツト切り捨てるので、この発明
では、３桁上の10桁目“ｊ”に１を加えるよう
に、上記加算処理を行う。これは、２進法で下位
３ビツトを切り捨てることは、10進法では８で割
ることだから、その除算の後で加える数を、除算
の前に８倍して加えることに等しいから問題がな
い。なお、数値が負の場合は、桁あふれが生じる
ので、加算回路４８の出力ビツトには桁あふれビ
ツトが用意され、全体で11ビツト（下位よりａ〜
ｋ）とされている。

このようにして得られた11ビツトのパラレルデ
ータは11ビツトのパラレル／シリアル変換回路５
０に入力される。加算回路４８の下位３ビツトと
パラレル／シリアル変換回路４９の下位３ビツト
との間には、スイツチ回路４９が挿入されてい
る。このスイツチ回路４９は、便宜上、機械的ス
イツチで示される３個のスイツチ４９１〜４９３
を有する。各スイツチ４９１〜４９３は上記11ビ
ツトデータの下位３ビツトの各ビツトに対応す
る。圧縮処理においては、各スイツチ４９１〜４
９３の可動接片ｘはいずれも固定接点ｙに接続さ
れており、下位３ビツト“ａ”〜“ｃ”のデータ
はそれぞれスイツチ４９１〜４９３を介してパラ
レル／シリアル変換回路５０に入力される。

スイツチ回路４９のスイツチ数は、圧縮処理に
おいて切り捨てられる最大ビツト数、今の例で
は、±３ランクで切り捨てられる３ビツトに一致
する。

パラレル／シリアル変換回路５０に記憶された
11ビツトのパラレルデータは、LSB選択スイツ
チ回路５１にて適宜LSBを設定され、このLSB
も含めた上位ビツトのパラレルデータが８ビツト
圧縮PCM信号としてシリアルに出力端子５２に
導びかれる。

すなわち、便宜上、機械的スイツチで示される
スイツチ回路５１は、パラレル／シリアル変換回
路５０の下位４ビツトに接続される４つの固定接
点q₁〜q₄を有する。そして、ランク判定回路４７
にて判定されたランクに従つて可動接片ｐが固定
接点q₁〜q₄のいずれか１つに接続され、接続され
た固定接点に対応するビツトをLSBとして選択
すようになつている。例えば、可動接片ｐが固定
接点q₁に接続されると、圧縮PCM信号としては、
ａをLSBとしてａ〜ｈの下位８ビツトのデータ
が出力される。これは、下位ビツトの切捨てが
０、つまり下位ビツトの切捨てが無いから０ラン
クの処理に相当する。固定接点q₂に対する接続で
は、出力はｂ〜ｉの８ビツトとなり、ａは切り捨
てられる。固定接点q₃に対する接続では、出力は
ｃ〜ｊの８ビツトとなり、ａ、b2桁が切り捨て
られる。固定接点q₄に対する接続では、出力はｄ
〜ｋの８ビツトとなり、1a〜ｃの３桁が切り捨
てられる。このようにして、０、±１〜±３ラン
クの下位ビツトの切捨てによる圧縮処理が行わ
れ、８ビツトのPCM信号がシリアルデータとし
て出力端子５２より出力される。

なお、スイツチ回路５１において、下位ビツト
に接続される固定接点の数は、切り捨てられる最
大ビツト数より１多くなつている。

次に、第２図を用いて再生時の伸張処理を説明
する。この場合は、先の圧縮処理に比べて各回路
の処理が若干異なる点を除いて、圧縮処理と同じ
ような流れで処理される。

すなわち、再生された８ビツトのシリアルな
PCM信号は入力端子４５よりシリアル／パラレ
ル変換回路４６に入力され８ビツトのパラレルデ
ータとされる。ランク判定回路４７は、今度は、
８ビツトのパラレルデータの上位ビツトを使つて
このパラレルデータのランクを判定する。加算回
路４８は判定されたランクに応じた補正数を設定
し、上記８ビツトのパラレルデータに加算する。
この場合の補正数は上記圧縮処理において加算さ
れる補正数（但し、桁上げをしない状態の補正
数）の逆の補正数である。つまり、この伸張処理
においては、加算回路４８は、実質的に圧縮処理
において加算された補正数を引く演算を行う。

このようにして、補正数の減算された８ビツト
のパラレルデータは上記11ビツトのパラレル／シ
リアル変換回路５０の上位８ビツトに入力され
る。また、スイツチ回路４９の各スイツチ４９１
〜４９３の可動接片ｘは固定接点ｚに接続されて
いる。したがつて、上記パラレル／シリアル変換
回路５０の下位３ビツトにはそれぞれ２進値、図
示の場合、“０”がセツトされる。

このようにして得られた11ビツトのパラレルデ
ータはLSB選択スイツチ回路５１によつて下位
４ビツトのいずれか１つがLSBとして選択され、
10ビツトのシリアルデータとして出力端子５２か
ら出力される。すなわち、ランク判定回路４７の
判定結果が０ランクである場合は、可動接片ｐは
固定接点q₄に接続され、ｄがLSBとして選択され
る。この場合、10ビツトの伸張シリアルデータは
ｋを３回繰り返すことにより、“kkkjihgfed”と
して得られる。２進法の数値は、数値情報以上の
桁（例えば“15”は“1111”で４桁までが数値情
報となる）は、正のときは全て“０”、負のとき
は“１”である。したがつて、０ランクでは６桁
以上は数値情報が入らないので、上述したような
処理を行つても問題はない。±１ランクでは、可
動接片ｐは端子q₃に接続され、LSBとして“ｃ”
が選択される。これによりLSBに“０”が付加
され、“kkjihgfedc”なる10ビツトデータがシリ
アルに出力される。同様に、±２ランクでは、可
動接片ｐは固定接点q₂に接続され、下位２ビツト
“cb”に“０”を付加して“kjihgfedcb”なる10
ビツトデータが出力される。±３ランクでは、可
動接片ｐは固定接点q₁に接続され、下位３ビツト
“cba”に“０”を付加して、“jihgfedcba”なる
10ビツトデータが出力される。この場合、“ｋ”
が切り捨てられるが、これは次のような理由によ
り問題はない。すなわち、±３ランクのデータは、
圧縮処理において下位３ビツトを切り捨てて実質
的に７ビツトとなつており、圧縮処理によつて得
られた８ビツトデータのMSB(k)は既に情報を含
んでいないので問題はない。

このように、スイツチ回路５１は、伸張処理
時、圧縮処理によつて切り捨てられた下位ビツト
を付加することにより、10ビツトの伸張PCM信
号をシリアルに得る。

以上詳述したようにこの実施例によれば、圧縮
処理と伸張処理を１つの回路で処理することがで
きるので、従来の圧伸処理回路に比べ、回路規模
を半減できる。

また、下位ビツトの切捨てや付加はシリアルに
処理されずので、その回路構成が単純化され、従
来の選択回路２８，３９にみられるように上記処
理をパラレルに行う場合のような複雑な配線を必
要としない。

さらに、スイツチ回路４９，５１で用いられる
スイツチの数は従来の選択回路２８，３９で用い
られるスイツチの数に比べかなり少なく、これに
よる素子数の削減も期待できる。

以上のような効果により、集積回路化の際に
も、回路バターンの単純化、集積回路のチツプサ
イズが小型化され大幅なコストダウンが見込まれ
る。また、補正数に演算処理の後にビツト処理を
行うようにし、かつ、後者のビツト処理をスイツ
チ回路５１によるLSB選択処理により行うよう
にしたので、ビツト処理の後に捕正数の演算処理
を行う構成に比べ、全体の処理時間の短縮するこ
ととができる。すなわち、ビツト処理の後に妹正
数の減算処理を行う場合は、ビツト処理とパラレ
ル／シリアル変換処理を独立に行わなければなら
ない。これに対し、この実施例では、パラレル／
シリアル変換を行うことにより、結果的にビツト
処理を行うことができるため、ビツト処理専用の
時間が不要となり、それだけ全体の処理時間を短
縮することができるわけである。

なお、この発明は先の実施例に限定されるもの
ではなく、この他にも発明の要旨を逸脱しない範
異で種々様々変形実施可能である。

〔発明の効果〕

このようにこの発明によれば、圧縮処理と伸張
処理に兼用できる圧伸処理回路を提供することが
できる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路
図で、特に圧縮処理モードを示す図、第２図は同
様に、伸張処理モードを示す回路図、第３図は８
mmVTRにおける従来のPCM処理回路の全体的な
構成を示す回路図、第４図は第３図に示す圧縮処
理回路の構成を示す回路図、第５図は同様に伸長
処理回路の構成を示す回路である。 ４５……入力端子、４６……シリアル／パラレ
ル変換回路、４７……ランク判定回路、４８……
加算回路、４９……スイツチ回路、５０……パラ
レル／シリアル変換回路、５１……LSB選択ス
イツチ回路、５２……出力端子。

Claims (1)

1. 【特許請求の範囲】 １ PCM信号をそのレベルに応じて複数のラン
   クに分け、このランクに従つて下位の切捨てビツ
   ト数やランク間での数値の重なりを防ぐ補正数を
   設定することにより、折線処理によつて上記
   PCM信号の圧縮及びこの圧縮されたPCM信号の
   伸張を行う圧伸処理回路において、 シリアルに入力されるPCM信号をパラレルに
   出力するシリアル／パラレル変換手段と、 このシリアル／パラレル変換手段によりパラレ
   ルデータに変換されたPCM信号に基づいてこの
   PCM信号のランクを判定するランク判定手段と、 このランク判定手段によつて判定されたランク
   に応じた補正数を、圧縮処理時は上記シリアル／
   パラレル変換手段によりパラレルデータに変換さ
   れたPCM信号に加算し、伸張処理時はこのPCM
   信号から減算する演算手段と、 この演算手段から出力されるPCM信号をパラ
   レルに記憶し、この記憶データを下位方向にシフ
   トしながらシリアルに出力可能なパラレル／シリ
   アル変換手段と、 圧縮処理時は上記演算手段から出力される
   PCM信号を上記パラレル／シリアル変換手段に
   入力し、伸張処理時は、圧縮処理にて切り捨てら
   れる最大ビツト数と同じビツト数で各ビツトに同
   じ２進値が設定されたデータを上記演算手段から
   出力されるPCM信号の下位に付加して上記パラ
   レル／シリアル変換手段に入力する入力切換え手
   段と、 上記パラレル／シリアル変換手段から出力され
   るシリアルデータのLSBを、上記最大切捨てビ
   ツト数より１多い下位ビツトの中から上記ランク
   判定手段によつて判定されたランクに従つて選択
   するLSB選択手段とを具備し、 上記圧縮処理において加算される補正数は切捨
   てビツト数に応じて桁上げされるように構成され
   ていることを特徴とする圧伸処理回路。