JPS62276928A - シグネチヤ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （産業上の利用分野） 本発明は入力データビットストリームをそのデータの特
徴を現わす複数ビ・ノドのシグネチャ値に変換するシグ
ネチャ変換回路に関する。

（従来技術） 従来のシグネチャ変換回路は、たとえば３ビツトのシグ
ネチャ値の場合を例示すれば、第３図に示す如く入力端
子ＩＯから入力される被変換入力データビットストリー
ムは排他論理和回路１４に入力し、排他論理和回路１４
の出力はシフトレジスタ１６に供給してシリアル−パラ
レル変換される。シフトレジスタ１６の出力端子の第″
０″ビット端子および第“２”ビット端子からの出力は
排他論理和回路１４に供給し、シフトレジスタＩ６の出
力端子の第“Ｏ”ビット端子〜第“２”ビット端子から
３ビツトのシグネチャ値を得ている。

なお、第２図において符号１２はシフトパルスが供給さ
れるシフトクロック入力端子を、符号１３はゲートパル
スが供給されるゲートパルス入力端子であって、ゲート
パルスにより開閉されるアンドゲート１５によってシフ
トレジスタ１６に供給するシフトパルスの通過、非通過
を制御するようにしである。

（発明が解決しようとする問題点） 上記の如き従来のシグネチャ変換回路による変換に伴な
い変換エラーが発生する。この発生確率で表わされる。

ここでＳは人力シリアルデータビット長を、Ｇはシフト
レジスタビット長を示している。

一般にＳ−Ｇ≧６とすると変換エラーが発生すす る発生確率Ｆニーとなり、Ｇ＝“３”ビット２゜ の場合では発生確率Ｆ　＝　−＝　１２．５％である。

一般的な変換回路ではＧ＝“１６”ピントであり、この
発生値率Ｆを高めるためにシフトレジスタビット長Ｇを
増すと、一般的な“１６”ビットのシグネチャ値と変っ
てしまう問題点があった。

本発明は上記の問題点を解決して、従来のシグネチャ値
を確保したまま、実質的に変換エラーの発注確率を低下
させることのできるシグネチャ変換回路を提供すること
を目的とする。

（問題点を解決するための手段） 本発明は上記の問題点を解決するために、入力データビ
ットストリームをシグネチャ値に変換する第１のシグネ
チャ変換回路と、入力データピットストリームの所定の
ビットを削除または所定のビットを付加するビット長変
更手段と、前記ビ・ノド長変更手段により変更された入
力データビットストリームをシグネチャ値に変換する第
２のシグネチャ変換回路とを少なくとも備えた。

（作　用） 第１のシグネチャ変換回路により入力データビットスト
リームは第１のシグネチャ値に変換される。また、ビッ
ト長変更手段によって入力データビットストリーム中の
所定のビットが削除または入力データピットストリーム
中に所定のビットが付加された入力データビットストリ
ームは第２のシグネチャ変換回路によって第２のシグネ
チャ値に変換される。

いま、前記第１および第２のシグネチャ変換回路により
得た第１のシグネチャ値と第２のシグネチャ値とが既に
基本とする入力データビットストリームで得られた第１
のシグネチャ値と第２のシグネチャ値と共に等しくなっ
たとき、第１および第２のシグネチャ変換回路への人力
データビ、トスドリームが基本の入力データピットスト
リームと同一として判定する。

ここで、第１のシグネチャ変換回路の変換にともなう変
換エラーの発生確率をＦ、第２のシグネチャ変換回路の
変換にともなう変換エラーの発生６′Ｃ率をＦ′とする
。

しかるに、変換エラーの発生確率は周知の通り別のデー
タビットストリームでも同一のシグネチャ値を得る確率
であるため、ビット長が変更されたデータビットストリ
ームまで同様のシグネチャ値を発生させる確率Ｆ’は（
ＦＸＦ’）となり変換エラーの発生６′ω率が低下させ
られる。また、第１のシグネチャ変換回路から従来と同
一のシグネチャ値が得られる。

（発明の実施例） 以下、本発明を実施例により説明する。

第１図は本発明の一実施例の構成を示すブロンク図であ
り、３ビツトの場合を例示している。

第１図において、第３図に示した従来例と同一構成要素
には同一符号を付して示しである。

シフトレジスタ１６、排他論理和回路１４およびアンド
ゲート１５は従来例の場合と同一のシグネチャ変換回路
３０を構成しており、シフトレジスタ１６の出力端子群
１７の第“０”ビット端子〜第“２”ピット端子からの
出力は従来例の場合と同一である。したがってシグネチ
ャ変換回路３０の出力端子群１７から出力されるシグネ
チャ値は従来の場合と同様である。

一方、本実施例においては、さらにシフトレジスタ１９
、排他論理和回路１８およびアンドゲート２１からなる
シグネチャ変換回路３１および入力データビットストリ
ームの最初の１ビツトを削除するＤフリップフロップ２
０を備えており、その出力端子群を符号２２で示しであ
る。排他論理和回路１８には入力端子１０に入力される
被変換入力データビットストリーム、シフトレジスタ１
９の出力端子群２２の第“０”ビア）端子および第“２
”ビット端子からの出力が供給してあり、排他論理和回
路１８の出力はシフトレジスタ１９に供給して、シリア
ル−パラレル変換し、出力端子群２２にパラレルに３ビ
ツトの出力を発生する。

一方、シフトクロック端子１２に供給されるシフトパル
スはそのままアンドゲート２１に供給するとともにＤフ
リップフロップ２０にクロックパルスとして供給し、ゲ
ートパルス端子１３に供給されるゲートパルスはＤフリ
ップフロップ２０に供給して、Ｄフリップフロップ２０
から１シフトパルス遅延させたゲートパルスをＱ端子か
ら得て、アンドゲート２１に供給して、アンドゲート２
１の出力をシフトパルスとしてシフトレジスタ１９に供
給する。したがって、シフトレジスタ１９の入力はシフ
トレジスタ１６に供給される入力データビットストリー
ムの最初の１ビツトデータだけ禁止される。

いま、第２図において、シフトクロック端子１２に供給
されるシフトパルスを第２図（ａ）に、入力端子１０に
供給される入力データを第２図（ｂ）に示す如くである
とする。

ゲートパルス端子１３に供給されるゲートパルスが低電
位の期間はアンドゲート１５のゲートが閉じられると共
に、Ｄフリップフロップ２０がリセット状態となされて
、そのＱ出力は低電位に維持され、アンドゲート２１の
ゲートが閉じられる。

よってシフトレジスタ１６および１９へのシフトパルス
が印加されることは禁止される。シグネチャ変換を開始
させるために第２図（ｃ）に示す如くゲートパルスを高
電位にするとアンドゲート１５はそのゲートが開かれる
。そこでシフトパルスがシフトレジスタ１６に供給され
、排他論理和回路１４を経由してシフトレジスタ１６に
入力データビットストリームが供給され、第２図（ｅ）
に示したシフトパルスの立上りで、入力データビットス
トリームはパラレル変換され、３ビツトのシグネチャ値
が出力端子群１７から出力される。これは従来例と同一
であること前記の通りである。

一方、ゲートパルスが高電位になるとＤフリップフロッ
プ２０のリセツトは解除されて、次のクロックパルスが
入力されることによりＱ出力が高電位になり、アンドゲ
ート２１に供給されるゲートパルスは第２図（ｄ）に示
す如くになって、そのタイミングは１シフトパルス遅ら
される。ゲートパルスが高電位になったことによりシフ
トパルスがシフトレジスタ１９に供給され、シフトパル
スの第２図（ｆ）に示した立上りで入力データビットス
トリームがシフトされるが、前記１シフトパルスの遅れ
のために、入力データビットストリームの第２ビツト目
から３ビツトのシグネチャ値に変換され、出力端子群２
２から出力される。

そこで出力端子群１７から得られるシグネチャ値と、出
力端子群２２から得られるシグネチャ値とを登録してお
いて、両方が既に基本とする入力データビットストリー
ムで得られた第１のシグネチャ値と第２のシグネチャ値
と共に一敗したときに同一のデータビットストリームと
して判定する。

いま、最初の１ビツトの人力を禁止したデータビットス
トリームから変換したシグネチャ値が従来のように単一
の変換によるシグネチャ値と一致するもののみ同一デー
タビットストリームと判定すれば、出力端子群２２から
出力されるシグネチャ値の変換エラーの発生確率Ｆ′は
、（Ｓ−Ｇ≧６）■ としてＦ′さ□となる。

Ｇ この結果、変換エラーの発生確率は周知の通り別のデー
タビットストリームでも同一のシグネチャ値を得る確率
であるため、１ビツト少ないデータビットストリームま
で同様のシグネチャ値を発生させる確率Ｆ“は ■ Ｆ“＝ＦＸＦ’＝− ｚｃ となる。このことから、確率Ｆ“はＦ′の９乗になり、
シフトレジスタ長を２倍したのと同様の変換エラーの発
生確率が得られることが判る。

なお以上はシグネチャ値が“３”ビットの場合を例示し
たが、これに限ることはない。たとえば“１６”ビット
であってもよい。また、シフトレジスタ１９に供給する
人力データビットは入力端子ＩＯに供給される入力ピッ
トストリーム長に所定ピントを付加しても同様である。

（発明の効果） 以上説明した如く本発明によれば、入力データビットス
トリームを変換する第１のシグネチャ変換回路と、同一
人力データビットストリームの所定のピットを削除、ま
たは付加したピットスリームを変換する第２のシグネチ
ャ変換回路とを備えることにより、両シグネチャ値が既
に基本とする入力データビットストリームで得られた第
１のシグネチャ値と第２のシグネチャ値と共に等しいと
き入力データビットストリームが基本の入力データビッ
トストリームと同一とすれば変換エラーの発生確率は大
幅に低減されることになる。

また、シフトレジスタのビット数を増加させた場合、変
換エラーの発生確率は大幅に低下させられるが、得られ
るシグネチャ値はビット数が変化し、また帰還係数も変
化するので従来のシグネチャ変換回路により変換された
シグネチャ値と互換性はなくなるが、本発明の第１のシ
グネチャ変換回路により変換されたシグネチャ値は従来
のシグネチャ変換回路により変換されたシグネチャ値と
一致することになり、互換性が生ずる効果がある。

また、本発明における場合の変換に要する時間は、従来
の場合と比較し、入力データビットストリームのビット
長が数ビットの変化で終了するので、全体に占める時間
は実質的に殆んど長くなることもない。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図。 第２図は本発明の一実施例の作用の説明に供するタイミ
ング図。 第３図は従来例の構成を示すブロック図。 １４および１８・・・排他論理和回路、１５および２１
・・・アンドゲート、２０・・・Ｄフリップフロップ。

Claims (1)

【特許請求の範囲】
1. 入力データビットストリームをそのデータの特徴を現わ
   す複数ビットのシグネチャ値に変換するシグネチャ変換
   回路であって、入力データビットストリームをシグネチ
   ャ値に変換する第１の変換回路と、入力データビットス
   トリームの所定のビットを削除または所定のビットを付
   加するビット長変更手段と、前記ビット長変更手段によ
   りビットが変更された入力データビットストリームをシ
   グネチャ値に変換する第２の変換回路とを少なくとも備
   えたことを特徴とするシグネチャ変換回路。