JPH03214907A - 波形発生方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、波形メモリとデジタル・アナログ変換器（以
下ＤＡ変換器という）を用いた波形発生器の波形発生方
法の改善に関する。

〈従来の技術〉 波形メモリに格納された波形データを順次読み出し、Ｄ
Ａ変換器でアナログ信号に変換することにより、任意の
アナログ波形を発生する波形発生装置がある。第７図は
この種の従来の波形発生装置の一例を示す構成図である
。図において、１は基準クロックを発生するクロック発
生器である。

２はアドレス発生器で、波形メモリ３をアクセスするア
ドレスを発生する。波形メモリ３には演算・制御回路４
から所望の波形データが格納されていて、アドレス発生
器２からのアドレス指定によりその内容（波形データ＝
ｎビットのデータ）が読み出され、ＤＡ変換器５に与え
られる。ＤＡ変換器５はクロック発生器１からのクロッ
クに基づきアナログ変換を行なう。

演算・制御回路４は、定義式に基づいて波形データ（デ
ジタル・データ）を算出し、このようにして得られた各
波形データを波形メモリ３へ格納する処理の他、各部に
必要な制御信号をも発生する機能を有する。

く発明が解決しようとする課題〉 ところで、このような構成の波形発生器において、第８
図（ａ）に示すような波形を出力する場合、ＤＡ変換の
際、一定出力が続く部分にクロックのリークや、グリッ
チと呼ばれるノイズ成分が混入し、同図（ｂ）のような
波形が出力されるという欠点があった。

本発明の目的は、このような点に鑑みてなされたもので
、一定出力が続く波形部分にクロックやグリッチが発生
しないような波形を発生させることのできる波形発生方
法を提供することにある。

く課題を解決するための手段〉 第１図は本発明の原理フローを示す図である。

波形メモリには波形データ変化ポイントのデータのみを
格納しておくと共に、クロックメモリには元の波形デー
タにおいて同一データが続くときはＬＯＷレベル、変化
するポイントのデータではＨＩＧＨレベルとなるデータ
を格納しておく工程と、 クロック発生器より発生する基準クロックによりクロッ
クメモリの内容を読み出し、クロックメモリの内容がＨ
ＩＧＨのときのみ基準クロックが出力されるようにして
、この出力クロックにより更新されるアドレス発生器か
らのアドレスにより波形メモリの内容を読み出すと共に
、前記出力クロックによりＤＡ変換を行なう工程 からなることを特徴とする。

く作用〉 基準クロックをクロックメモリの出力データで制御する
ことにより波形データにおいて一定出力が続く波形部分
では波形メモリのアクセスおよびＤＡ変換器でのＤＡ変
換を停止する。

このような制御により、ＤＡ変換出力波形の一定出力が
続く波形部分においてクロックやグリッチが重畳しない
ような波形を発生することができる。

く実施例〉 第２図は本発明の方法を実施するための装置のー実施例
を示す構成図である。図において、１は基準クロックを
発生するクロック発生器、１１はアドレスカウンタであ
り、クロック発生器１からのクロック信号を受取りそれ
をクロックメモリ１２のアドレスアクセス信号に変換す
る機能を持つものである。クロックメモリ１２には、波
形メモリ３に格納された波形データに関連して、出力す
る波形データが同一データの連続の場合にはＬＯＷレベ
ルの信号（論理０の信号）、波形データが変化するとき
にはＨＩＧＨレベルの信号（論理１の信号）となるよう
なデータが格納される。

１３はアンド（論理積）ゲートであり、クロックメモリ
１２の出力と第１のディレイ回路１５を介したクロック
とが入力される。第１のディレイ回路１５はクロックメ
モリ１２から出力される信号とクロック発生器１からの
クロックとの位相を調整する（位相を合わせる）ための
ものである。

１４はスイッチであり、アンドゲート１３の出力または
クロック発生器１の出力のいずれかを選択するものであ
る。選択された出力はアドレス発生器２および第２のデ
ィレイ回路１６に入力される。　アドレス発生器２はス
イッチ１６経由で与えられるクロックから波形メモリ３
をアクセスするためのアドレスを生成する。

４ａは演算・制御回路であり、各部に必要な制御信号を
発生すると共に次のような機能を有する。

すなわち、定義式に基づき波形データを演算により求め
、その波形データを圧縮した形のデータ、すなわち演算
データの内でデータが変化するポイントのみを抽出して
構成したいわゆるデータ変化ポイントデータを波形メモ
リ３に格納する。また、前記クロックメモリ１２には上
述したような形式に変換したデータを与える。

第２のディレイ回路１６は、波形メモリ３より出力され
るデータとＤＡ変換器５に与えるクロックの位相を合わ
せるために信号を時間遅延するためのものである。

このような構成における動作を次に説明する。

なお、ＤＡ変換器５からは第３図（ａ）に示すような波
形が出力され、アドレス発生器２はアドレス００から始
まり、最終アドレス１５から再びアドレス００に戻るよ
うに動作する場合を例にとって説明する。

（１）スイッチ１４によりクロック発生器１からのクロ
ックを選択した場合（従来と同様の動作）■演算・制御
回路４ａは、アドレス発生器２に最終アドレス１５を設
定する。

■演算・制御回路４ａは、第３図（ａ）のＤＡ変換器出
力に相当するデータを波形メモリ３のアドレス００から
１５までに格納する。

■アドレス発生器２は入力されるクロック（第３図（ｂ
））に従って波形メモリ３のアドレスをアクセスする。

読み出されたデータ（同図（Ｃ））はＤＡ変換器５でア
ナログ変換され、同図（ａ）に示す波形が出力される。

（２）スイッチ１４によりアンドゲート１３の出力を選
択した場合 この場合は、波形メモリ３に与えるクロックを同一出力
が続くときはクロック入力を停止してデータ出力を更新
しないようにする本発明特有の方式であり、次の手順に
従う。

■演算・制御回路４ａは、アドレス発生器２にデータ変
化ポイント数１０をセットする。

■演算・制御回路４ａは、波形メモリ３にデータ変化ポ
イントデータ、すなわち第３図（ｄ）に示すようなデー
タを格納する。

■演算・制御回路４ａは、クロックメモリ１２に第３図
（ｅ）に示すような、同一データが続くときはＬＯＷレ
ベル、変化するときはＨＩＧＨレベルとなるようにした
データを格納する。

■アンドゲート１３の出力は第３図（ｆ）のようなゲー
テッドクロックとなり、このクロックによりアドレス発
生器２から波形メモリ３をアクセスするアドレスが出力
される。

■波形メモリ３からは第３図（ｇ）に示す値が順次出力
される。すなわち、８０Ｈ（Ｈは数値が１６進数である
ことを表わす符号），ＦＦＨ，８０Ｈ．　ＯＯＨ，　，
　，　．の波形データが出力される。

■ＤＡ変換器５はこれをＤＡ変換し、第３図（ｈ）に示
すようなアナログ波形を出力する。

以上のようにして、波形変化のない部分においてクロッ
クリークやグリッチの重畳しない波形を発生させること
ができる。

なお、第２図の実施例ではクロックメモリ１２のアクセ
スタイムがクロックより速い場合であったが、メモリア
クセスタイムがクロックより遅くなる場合の構成例を第
４図に示す。この場合はクロックメモリのアクセスタイ
ムが基準のクロックより８倍遅い場合の例である。

第４図において第２図と異なる部分はアドレス発生器用
クロック発生手段２０である。このアドシス発生器用ク
ロック発生手段２０の詳細を第５図に示す。２１はクロ
ック発生器１からのクロックを８分周する分周器、２２
はクロックドライバ、３０は８個のアドレスカウンタか
らなるアドレスカウンタ群、４０は８個のクロックメモ
リからなるクロックメモリ群、２３はシフトレジスタで
ある。

分周器２１で基準クロックが８分周され（このクロック
を分周クロックという）、この分周クロックはクロック
ドライバ２２により８個のアドレスカウンタに並列に人
力される。

アドレスカウンタの各出力により、対応する各クロック
メモリの内容が読み出され、８個の出力はシフトレジス
タ２３に同時に入力される。シフトレジスタ２３は、基
準クロックをシフトクロックとして、取り込んだ８個の
入力をシフトして順次出力する。

このような構成において、スイッチ１４を基準クロック
選択側に設定したときには従来通りの動作により波形出
力が得られる。スイッチ１４をアンドゲート側選択にし
た場合には、次のような動作となる。なお、第２図での
説明と異なる動作のみ説明する。分周器２１から８個の
クロックメモリに分配されたクロックのタイミングでク
ロックメモリの内容（第６図に示すＤ１〜Ｄ８，Ｄ９〜
Ｄ１６，．．．）がシフトレジスタ２３の入力１〜８に
入る。シフトレジスタ２３からは第６図の（ｄ）に示す
ようにＤＩ，　Ｄ２，　Ｄ３，　．　．　．の順に出力
される。この出力は第２図の場合と同様にアンドゲート
１３に入力され、基準クロックとアンドをとってゲーテ
ッドクロックを得るようになっている。

〈発明の効果〉 以上詳細に説明したように、本発明によれば、出力デー
タが変化しないときには波形メモリをアクセスせず、し
かもＤＡ変換も行なわない（データ更新しない）ため、
出力変化のない波形部分にデジタルノイズやグリッチの
重畳しない良質の波形を得ることができる。

【図面の簡単な説明】

第１図は本発明に係る波形発生方法の原理フロ第２図は
本発明を実施するための装置の一実施例を示す構成図、 第３図は動作説明のための各部のデータおよび波形図、 第４図および第５図は本発明を実施するための装置の他
の実施例構成図、 第６図は第４図の装置の動作を説明するためのタイムチ
ャート、 第７図は従来の波形発生装置の一例を示す構成図、 第８図は従来装置における各部の波形を示す説明図であ
る。 １・・・クロック発生器　　　２・・・アドレス発生器
３・・・波形メモリ　　　　　４ａ・・・演算・制御回
路５・・・ＤＡ変換器 １１・・・アドレスカウンタ　１２・・・クロックメモ
リ１３・・・アンドゲート　　　１４・・・スイッチ１
５．１６・・・ディレイ回路 第 ６ 図 （０）基単クロック （ｂ）クＯ・ンクメモリ１ 出力 ０１ ０９ ５ 第 ７ 図 第 ８ 図

Claims (1)

1. 【特許請求の範囲】 波形メモリに格納された波形データを順次読み出し、Ｄ
   Ａ変換器でアナログ信号に変換することにより、任意の
   アナログ波形を発生する波形発生装置において、 前記波形メモリには波形データ変化ポイントのデータの
   みを格納しておくと共に、クロックメモリには元の波形
   データにおいて同一データが続くときはＬＯＷレベル、
   変化するポイントのデータではＨＩＧＨレベルとなるデ
   ータを格納しておく工程と、 クロック発生器より発生する基準クロックによりクロッ
   クメモリの内容を読み出し、クロックメモリの内容がＨ
   ＩＧＨのときのみ基準クロックが出力されるようにして
   、この出力クロックにより更新されるアドレス発生器か
   らのアドレスにより波形メモリの内容を読み出すと共に
   、前記出力クロックによりＤＡ変換を行なう工程 からなり、ＤＡ変換出力波形の一定出力が続く波形部分
   においてクロックやグリッチが重畳しないようにしたこ
   とを特徴とする波形発生方法。