JPS61264820A - ダイナミツク論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目　次］ 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 ２入力回路（第１図、第２図） ３入力回路（第３図） ４入力回路（第４図） ２段２入力回路（第５図、第６図） ２入力回路（第７図、第８図） ２入力回路（第９図） 発明の効果 〔概　要〕 入力論理状態に応じてオン、オフする複数のスイッチン
グ素子を負荷として第１の電源と一対の出力端子との間
に接続し、これら出力端子と第２の電源との間に出力端
子間の電位差を増幅するセンス回路をドライバとして接
続し、さらに、出力端子をプリチャージする回路を接続
し、これにより、予めプリチャージング回路により出力
端子をプリチャージし、入力論理状態の確定後にセンス
回路を活性化して入力論理状態に対応した出力電位が出
力端子に得られるようにしたダイナミック論理回路を開
示したものである。

〔産業上の利用分野〕

本発明は排他的論理回路等を構成するダイナミック論理
回路に関する。

〔従来の技術〕

コンピュータの記憶装置にはデータインデグリティの確
保と信顧性向上のために誤り訂正符号による誤り訂正／
検出回路ＣＥＣＣ回路）が広く用いられているが、最近
、記憶装置の集積度の向上に伴って増大するソフトエラ
ーを低減する手段としてＥＣＣ回路を記憶装置に内蔵さ
せるオンチップＥＣＣ回路が注目されるようになった。

水平垂直方式あるいはハミングコード方式のＥＣＣ回路
には多数の排他的論理和回路（Ｅ−ＯＲ回路）が用いら
れる。たとえばハミング方式の、Ｆ　ＣＣ回路における
シンドローム発生回路（パリティチェック回路）にＥ−
ＯＲ回路が用いられており、４Ｍビット構成の場合、２
人力Ｅ−ＯＲ回路換算で少なくとも１００個のＥ−ＯＲ
回路が必要となる。

第１０図は従来の２人力Ｉ！−ＯＲ回路を示す回路図で
ある。第１０図に示すように、単極性のトランジスタた
とえばＮＭＯ５トランジスタで２人力Ｅ−ＯＲ回路だけ
で構成すると、Ｅ／Ｄ型の回路が通常用いらる。すなわ
ち、負荷としてデプレッション型トランジスタＱ、を用
い、駆動部として入力論理状態Ａ、τ、Ｂ、Ｂに応じて
オフ、オフするエンハンスメント型トランジスタＱＺ’
ｌ　＋　Ｑｚｚ　ｒ　Ｑｔｘ　＋Ｃｈ４を用いている。

なお、Ｖｃｃ、Ｖｓｓは電源電圧たとえば５Ｖ、ＯＶを
示す。第１０図においては、たとえばＡがハイレベル、
Ｂがローレベルであれば、トランジスタＱｚ、、Ｑ、、
は非導通となり、出ｊＪ）−ＦＮ＋　はハイレベルとな
り、また、Ａがローレベル、Ｂがハイレベルであれば、
やはり出力ノードＮ、はハイレベルとなる。他方、Ａ、
Ｂが共にローレベルであれば、トランジスタＱｔｔ。

Ｑｏは非導通であるが、トランジスタＱ、、、Ｑ２゜が
導通ずるので出力ノードＮ、はローレベルとなり、また
、Ａ、Ｂが共にハイレベルであれば、トランジスタＱ、
、、Ｑ、４は非導通であるが、トランジスタＧｈｚ　、
　ｑｚ３が導通ずるので出力ノードＮ。

はローレベルとなり、出力ノードＮ、に排他的論理和Ａ
■Ｂが得られる。

しかしながら、第１０図の回路においては、デプレッシ
ョン型トランジスタＱ、に常に直流電流（負荷電流）が
流れ、しかもこの負荷電流は次段入力インピーダンスを
高速に駆動させるには大きいほど好ましいので、消費電
力の点で不利である。

特に、多数のＥ−ＯＲ回路を用いるＥＣＣ回路では致命
的である。

従って、消費電力の点で有利なＣＭＯＳ　トランジスタ
回路を用いることも一案であるが、ＣＭＯＳは製造工程
が多くかつ製造歩留りが低いので、製造コストの上昇を
補うだけの利点が認められて始めて用いることができる
。

低消費電力かつ低製造コストの１ｌｉ−ＯＲ回路は、第
１１図に示すごとく、ダイナミックＥ−ＯＲ回路である
。すなわち、負荷はエンハンスメント型トランジスタＱ
ｌ’を用い、これにより、入力論理状態Ａ、τ、Ｂ、Ｂ
をローレベルに保持してクロックφ、により出力ノード
ＮＩをプリチャージした後に、入力論理状態Ａ、τ、Ｂ
、Ｈに応じてトランジスタＧｌｔ＋　ｌ　ＱｔＺ　Ｉ　
Ｑｚｓ　、　Ｑ１０を動作させて出力ノードの電荷を抜
くようにしである。

しかしながら、第１１図の回路においては、動作初期条
件として入力論理状態をローレベルにしてプリチャージ
しなければならず、この間出力ノードＮ、はハイレベル
とされる。従って、この回路を多段に接続すると、次段
への入力は初期条件としてハイレベルが供給されるので
、このまま多段にカスケード接続することが不可能であ
り、強いてカスケード接続するときには、第１２図に示
すごとく、排他的論理和／１３Ｂを得るＥ−ＯＲ回路Ｃ
ＴＩおよび排他的論理和τ百丁を得るＩＩ！−ＯＲ回路
ＣＴｔをＮＭＯＳ　トランジスタ回路により構成し、こ
れらの回路ＣＴ１８ＣｒｔをＰＭＯ５回路により構成さ
れるＢ−ＯＲ回路ＣＴ　ｘに接続して、その出力に排他
的論理和Ａ■Ｂ■Ｃを得るようにする。つまり、ＣＭＯ
Ｓ　ｔ−ランジスタ回路を用いなければならない。

また、第１１図の回路は相補出力を同時に得ることがで
きないので、多段接続すると回路構成が大きくなり、集
積化の点でも不利である。

〔発明が解決しようとする問題点〕

本発明の目的は、低製造コストかつ集積化に有利なダイ
ナミック論理回路を提供することにあり、その手段は、
インバータの負荷として人力論理状態に応じてオン、オ
フするスイッチング素子を接続し、インバータの駆動部
に差動型のセンス回路を接続し、このセンス回路の負荷
切替モードにより出力論理を確定するようにしたもので
ある。

〔作　用〕

上述の手段によれば、回路を構成するスイッチング素子
、センス回路素子等は同一の導電型たとえばＮＭＯＳ　
トランジスタにより構成され、また、入力論理状態の初
期条件はハイレベルであるので、多段カスケード接続が
可能であり、しかも、相補出力を同時に得ることができ
る。

〔実施例〕

第１図は本発明に係るダイナミック論理回路の一実施例
を示す回路図である。第１図には２人力ｆ！−ＯＲ回路
が図示されており、用いられているトランジスタはすべ
て同一導電型トランジスタたとえばＮＭＯＳ　ｌ−ラン
ジスタである。出力ノードＮ　＋　、Ｎ　ｚにはプリチ
ャージング手段としてのトランジスタＱｌｌ　、　Ｑｌ
ｔが接続され、電源Ｖｃｃと出力ノードＮ、、Ｎ！との
間には入力論理状態Ａ、τ、Ｂ、Ｂに応じてオン、オフ
動作するトランジスタＱ１３゜・・・Ｑ１８が接続され
、出力ノードＮ　ｒ　、　Ｎ　ｔと電源Ｖｓｓとの間に
はセンス回路（フリップフロップ回路）としてのトラン
ジスタＱ、、、Ｑ、。およびセンス回路を活性化するた
めのトランジスタＱ７１が接続されている。

第１図の回路動作を第２図を参照して説明する。

初期条件として、第２図（Ａ）　、　（Ｂ）に示すごと
く、プリチャージクロックーデをハイレベル（Ｖｃｃ＋
α）とし、入力論理状＄Ａ、τ、Ｂ、Ｂをハイレベル（
Ｖｃｃ）とする、この結果、第２図（ロ）に示スコとく
、出力ノードＮ、、Ｎ、は共にハイレベル（Ｖｃｃ）に
保持される。次に、時刻ｔｏにて入力論理状ＱＡ、τ、
Ｂ、Ｂを確定させ、時刻１８にてプリチャージクロック
φ、をローレベル（Ｖｓｓ）とするが、この順序はいず
れが先でもよい。次に、時刻１ｔにおいて、第２図（Ｃ
）に示すごとく、活性化クロックφ、をローレベル（Ｖ
ｓｓ）からハイレベル（Ｖｃｃ）とすると、トランジス
タＱｔ、がオンとなり、トランジスタＱＩ％ＩＱｔ。の
共通ソース電位が低下してセンス回路が動作開始する。

たとえば、ＡがハイレベルかつＢがローレベルとすれば
、トランジスタＱｓｓｔＱ（％Ｓ　ＧＬ＋＠が導通とな
り、トランジスタＱ、４．Ｑ、、、Ｑ、、が非導通とな
る。

従って、ノードＮ１はトランジスタＱ、、、Ｑ、Ｓ。

Ｑ１３を通じてＶｃｃに近いハイレベルに保持されてト
ランジスタＱ！。が導通してそのドレイン電位すなわち
ノードＮｔの電位はローレベルとなり、この結果、トラ
ンジスタＱＩ９は非導通となる。また、Ａ、Ｂが共にハ
イレベルとすればトランジスタＱ１３　ｒ　ＱＩ＆　＋
　Ｑｚｑが導通となり、トランジスタＱｒａ　＊　Ｑ１
８　ｒ　Ｑ１９非導通となる。従って、ノードＮ！はＶ
ｃｃに近いハイレベルに保持されてトランジスタＱ１９
が導通してそのドレイン電位すなわちノードＮ１の電位
はローレベルとなり、この結果、トランジスタＱ２゜は
非導通となる。このようにして、出力ノードＮ、、Ｎ、
間には電位差が生じ、出力ノードＮＩには排他的論理和
ＩＢＢが得られ、出力ノードＮ３には排他的論理和τ１
丁が得られる。なお、この場合、高電位側の出力ノード
たとえばＮ、の電位はＶｃｃ−Ｖい（ただし、■いはエ
ンハンスメント型トランジスタのしきい値電圧）とや・
低くなる。

そして、時刻ｔ、にて、プリチャージクロックφＰがハ
イレベルに復旧し、また、活性化クロックφ、がローレ
ベルとなり、第１図の回路動作は終了する。

第１図には２人力Ｅ−ＯＲ回路を図示したが１３人力以
上のＨ−ＯＲ回路も同様に構成できる。たとえば、３人
力ｆ’−ＯＲ回路は、第３図に示すごとく、第１図の回
路構成に入力論理状ＨＣ８τ用のトランジスタＱ、〜Ｑ
□を付加し、４人力ＩＩ！−ＯＲ回路は、第４図に示す
ごとく、第３図の回路構成にさらに入力論理状態り、Ｄ
用のトランジスタＱ、６−’−Ｑｇ、を付加すればよい
。

このように、トランジスタＱ１９　＋　Ｑｔｏ　＋　Ｑ
ｔ＋により構成されるダイナミックフリップフロップの
論理状態を、入力論理状態に応じて負荷としてのトラン
ジスタＱ１３〜Ｑｌｌのインピーダンスを変えることに
より決定している。すなわち、入力がインバータの駆動
部側ではなく、負荷側に供給されており、従って、第１
図（第３図、第４図）の回路は論理反転機能を有しない
。この結果、次段回路をこのままカスケード接続しても
入出力の論理初期状態が一致しているので何ら問題ない
。

第５図は本発明に係る他の実施例を示し、第３図の回路
の変更例を示す。つまり、上述のごとく、第１図の回路
をカスケード接続しても何ら問題ないので、第１図の回
路を２段接続することにより第３図の回路の論理機能を
達成している。つまり、各回路ＣＴｌ１８ＣＴＩ！は第
１図の回路構成と同一である。

第５図の回路動作を第６図を参照して説明する。

初期条件として、第６図（＾）　、　（Ｂ）に示すごと
く、プリチャージクロックφ、をハイレベル（Ｖｃｃ＋
α）とし、入力論理状態Ａ、τ、Ｂ、Ｂ、Ｃ，でをハイ
レベル（Ｖｃｃ）とする。この結果、第６図（Ｅ）　、
　（Ｆ）に示すごとく、出力ノードＮ、、Ｎ、、Ｎ、’
Ｎｔ′は共にハイレベル（Ｖｃｃ）に保持される。

次に、時刻ｔ０にて入力論理状態Ａ、−λ−，Ｂ、ＢＣ
９でを確定させ、時刻ｔ、にてプリチャージクロックφ
Ｐをローレベル（Ｖｓｓ）とするが、第１図の回路の場
合と同様に、この順序はいずれが先でもよい。次に、時
刻１８において、第６図（Ｃ）に示すごとく、活性化ク
ロックφ□をローレベル（Ｖ　ｓｓ）からハイレベル（
Ｖ　ｃｃ）　とすると、回路ＣＴ　ｔ　ｒにおいて、ト
ランジスタＱ□がオンとなり、トランジスタＱ、、、Ｑ
ｔ、の共通ソース電位が低下して回路ＣＴ１のセンス回
路が動作開始して、第６図（Ｅ）に示すごとく、回路Ｃ
Ｔ　＋　＋の出力ノードＮ　ｒ　、　Ｎ　ｚの電位が確
定する。次に、時刻ｔ、において、第６図（Ｄ）に示す
ごとく、活性化クロックφ０をローレベル（Ｖｓｓ）か
らハイレベル（Ｖ　ｃｃ）とすると、回路ＣＴＩ！にお
いて、トランジスタＱ□′がオンとなり、トランジスタ
Ｑ、、’、Ｑ、。′の共通ソース電位が低下して回路Ｃ
Ｔ、、のセンス回路が動作開始して、第６図（Ｆ）に示
すごとく、回路ＣＴ、、の出力ノードＮ　ｌ　’　＋　
Ｎ　ｔ′の電位が確定する。

そして、時刻ｔ４にて、プリチャージクロックφＰがハ
イレベルに復旧し、また、活性化クロックφＡｌ＋φ、
ｔがローレベルとなり、第５図の回路動作は終了する。

このような２段制御により回路ＣＴ、、の出力ノードＮ
　Ｉ　’　＋　Ｎ　２′には、それぞれ、排他的論理和
Ａ　■８６９　Ｃ、ａカ得うレル。

同様にして、第１図（第３図、第４図）の回路を３段以
上にカスケード接続することができる。

第１図の回路において、上述のごとく、高電位側の出力
ノード電位はＶｃｃ−Ｖいまでしか上昇しない、従って
、第１図の回路を複数個カスケード接続すると、後段に
なるにつれて高電位側の出力ノード電位は、Ｖｃｃ−２
Ｖい、Ｖｃｃ−３Ｖい、・・・と低下することになる。

第７図は本発明に係るさらに他の実施例を示し、第１図
の回路構成に対してアクティブ手段としてのキャパシタ
Ｃ＋　、　Ｃｔを付加しである。すなわち、第８図にそ
の動作を示すように、活性化クロックφ、をローレベル
からハイレベルにした後に、時刻ｔｔ′においてアクテ
ィブクロックφ８をローレベルからハイレベルにすると
、高電位側の出力ノードＮ、の電位はキャパシタＣ１の
容量結合によって上昇し、たとえばＶｃｃまで上昇する
。他方、トランジスタＱ２゜は導通状態にあるので低電
位側の出力ノードＮ２の電位は上昇することはない。

その他の第７図の回路動作は第２図の回路動作と同様で
あるので省略する。

これまで述べてきた様に本発明に係る回路はＣＭＯＳ回
路を用いないで充分な性能を発揮できる利点があるが、
その駆動回路クロックには電源電圧よりもしきい値電圧
以上に高い振幅のプリチャージクロックが必要である等
の回路的な配慮が必要である。ところがＣＭＯ３トラン
ジスタが用いられればこのような駆動クロックは不要で
あり、高々電源電圧と同等な振幅でよいので、回路は簡
単になる。すなわち、第９図はＣＭＯＳ回路を用いた本
発明に係るさらに他の実施例を示し、第７図に対応する
。第９図において、トランジスタＱ１３〜Ｑ２１をＮチ
ャネルＭＯ３トランジスタにより構成した場合には、第
７図のプリチャージング手段としてのアクティブ手段と
してのキャパシタＣ，，Ｃ２の代りに、ＰチャネルＭＯ
３トランジスタＱ３１１Ｑ３ｚによるラッチ回路を用い
ている。これによって、プリチャージクロック−φ−２
は論理振幅が高々Ｖｃｃ−ＶｓｓレベルでノードＮ、、
ＮｔをＶｃｃレベルまでプリチャージできる。これはＰ
チャネルトランジスタを用いることの利点の１つである
。トランジスタＱ３！　ｌ　Ｑｚｚの共通ソース電極は
Ｖｃｃに接続されている。このラッチ回路は、第７図の
キャパシタＣ，，Ｃ，と同様に、ノードＮ、、Ｎ。

の電位差が生じると自動的に電位の低いノードにゲート
が接続されている側のトランジスタが導通するので、こ
れによって電位の高い方のノードの電圧はＶｃｃレベル
のハイレベルまで引上げられ、第７図の示す特別なりロ
ックφえを用いずに自動的にハイレベルの引上げが可能
である。

これらは製造工程を複雑化したかわりに得られるＣＭＯ
Ｓ回路のメリットを生かしたものでありこれによってダ
イナミック論理回路はより簡単化される。

〔発明の効果〕

以上説明したように本発明に係るダイナミック論理回路
は同一の導電型トランジスタに構成できるので、製造コ
ストを低減できる。また、入出力の初期条件としての論
理状態が同一であるので、複数段のカスケード接続が可
能となり、しかも、相補出力も同時゛に得られるので回
路素子数を低減でき、高集積化の点で有利である。

【図面の簡単な説明】

第１図は本発明に係るダイナミック論理回路の第１の実
施例を示す回路図、 第２図は第１図の回路動作を示すタイミング図、第３図
、第４図、第５図は、それぞれ本発明に係るダイナミッ
ク論理回路の第２．第３．第４の実施例を示す回路図、 第６図は第５図の回路動作を示すタイミング図、第７図
は本発明に係るダイナミック論理回路の第５の実施例を
示す回路図、 第８図は第７図の回路動作を示すタイミング図、第９図
は本発明に係るダイナミック論理回路の第６の実施例を
示す回路図、 第１０図〜第１２図は従来の論理回路を示す回路図であ
る。 Ｖｃｃ　、　Ｖｓｓ　：電源（電圧）、ＮＩ、Ｎｚ　　
：出力ノード、 Ｑ、、、Ｑ、、ｊプリチャージング手段、Ｑ１３〜Ｑ、
８ニスイツチング素子、 Ｑ１３〜Ｑ２゜：センス回路、 にｈｌ　ニスイツチング素子。 本発明に係る２人力Ｅ−ＯＲ回路 ＄１図 本発明に係る３人力Ｅ−ＯＲ回路 第３図 Ｎ２ 第５図の回路動作を示すタイミング図 第６図 本発明に係る２人力Ｅ−ＯＲ回路 第７図 本発明に係る２人力Ｅ−ＯＲ回路 第９図 従来のＥ−ＯＲ回路 第１０図 従来のＥ−ＯＲ回路 第１１図

Claims (1)

1. 【特許請求の範囲】 １、第１、第２の電源端子手段（Ｖｃｃ、Ｖｓｓ）と、 一対の出力端子（Ｎ＿１、Ｎ＿２）と、 該一対の出力端子に接続され該一対の出力端子をプリチ
   ャージするプリチャージング手段（Ｑ＿１＿１、Ｑ＿１
   ＿２）と、 前記第１の電源端子手段（Ｖｃｃ）と前記一対の出力端
   子との間に接続され、入力論理状態（Ａ、＠Ａ＠、Ｂ、
   ＠Ｂ＠）に応じてオン、オフする複数のスイッチング素
   子（Ｑ＿１＿３〜Ｑ＿１＿８）と、前記一対の出力端子
   と前記第２の電源端子手段（Ｖｓｓ）との間に接続され
   、前記一対の出力端子間の電位差を増幅するセンス回路
   （Ｑ＿１＿９、Ｑ＿２＿０）と、 該センス回路と前記第２の出力端子との間に接続され、
   該センス回路を活性化するスイッチング素子（Ｑ＿２＿
   １）と を具備するダイナミック論理回路。 ２、第１、第２の電源端子手段（Ｖｃｃ、Ｖｓｓ）と、 一対の出力端子（Ｎ＿１、Ｎ＿２）と、 該一対の出力端子に接続され該一対の出力端子をプリチ
   ャージするプリチャージング手段（Ｑ＿１＿１、Ｑ＿１
   ＿２、Ｑ＿１＿１′、Ｑ＿１＿２′）と、前記第１の電
   源端子手段（Ｖｃｃ）と前記一対の出力端子との間に接
   続され、入力論理状態（Ａ、＠Ａ＠、Ｂ、＠Ｂ＠）に応
   じてオン、オフする複数のスイッチング素子（Ｑ＿１＿
   ３〜Ｑ＿１＿８）と、前記一対の出力端子と前記第２の
   電源端子手段（Ｖｓｓ）との間に接続され、前記一対の
   出力端子間の電位差を増幅するセンス回路（Ｑ＿１＿９
   、Ｑ＿２＿０）と、 該センス回路と前記第２の出力端子との間に接続され、
   該センス回路を活性化するスイッチング素子（Ｑ＿２＿
   １）と、 前記一対の出力端子に接続され、該一対の出力端子の前
   記第１の電源端子手段側の電位を該第１の電源端子の電
   位にするアクティブ手段（Ｃ＿１、Ｃ＿２、Ｑ＿３＿１
   、Ｑ＿３＿２）と、 を具備するダイナミック論理回路。 ３、前記プリチャージング手段（Ｑ＿１＿１、、Ｑ＿１
   ＿２）、前記複数のスイッチング素子（Ｑ＿１＿３〜Ｑ
   ＿１＿８）、前記センス回路（Ｑ＿１＿９、Ｑ＿２＿０
   ）、および前記スイッチング素子（Ｑ＿２＿１）を、同
   一導電型のＭＩＳトランジスタにより構成した特許請求
   の範囲第２項に記載のダイナミック論理回路。 ４、前記複数のスイッチング素子（Ｑ＿１＿３〜Ｑ＿１
   ＿８）、前記センス回路（Ｑ＿１＿９、Ｑ＿２＿０）、
   および前記スイッチング素子（Ｑ＿２＿１）を、一導電
   型のＭＩＳトランジスタにより構成し、前記プリチャー
   ジ手段（Ｑ＿１＿１′、Ｑ＿１＿２′）および前記アク
   ティブ手段（Ｑ＿３＿１、、Ｑ＿３＿２）を反対導電型
   のＭＩＳトランジスタにより構成した特許請求の範囲第
   ２項に記載のダイナミック論理回路。