JPH02205083A - 薄膜素子の電気的特性の修正方法とこの方法を実施する薄膜素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄膜素子の出力特性を修正する方法およびこ
の方法を実施すべく構成した薄膜素子の構造に関するも
ので、さらに評言すれば、薄膜素子の薄膜パターンの一
部に、この薄膜素子の出力特性を変化させる短絡片を残
存形成しておき、この短絡片の除去により薄膜素子の出
力特性を使用目的および条件に適合させるようにしたも
のである。

〔従来の技術〕

化合物半導体薄膜または磁性薄膜を利用した薄膜素子は
、セラミック、フェライトさらにはガラス等の基板表面
上に、化合物半導体または強磁性体を真空蒸着、スパッ
タ、プラズマＣＶＤさらにはメツキ等の手法により付着
させて化合物半導体製または強磁性体製の薄膜を付着成
形し、この薄膜を写真、蝕刻法により不要部分を除去し
て所望の薄膜パターンに成形し、端子取出しおよびモー
ルド固定処理を施して薄膜素子として完成されている。

この薄膜素子は、前記した所望の薄膜パターンを成形し
た時点の半製品の段階でその電気特性が検査され、その
検査結果が設計目標の許容値範囲内に入っていないもの
は、不合格品として破棄されていた。

また、ゆるい検査規格で選別されて動作点が設計目標か
らずれている薄膜素子とか、例え電気特性が規定の許容
値範囲内にあると認定された薄膜素子であっても、実際
の使用に際しては、回路的動作を安定して行わせるため
、動作点を最良の値に設定する必要があるが、この場合
、第４図に示すように、外部抵抗を用いて動作点の調整
をおこなっている。

〔発明が解決しようとする課題〕

このように、従来は、検査された電気特性が設計目標の
許容値範囲内に入っていない薄膜素子は破棄するしかな
く、このためパターンの形状寸法が微細になるほどこれ
らの規格外品が多くなり、例えば通常の微細パターン（
ライン幅およびスペース幅が１０μｍ以下のもの）では
、平均して約３０％が不良品として破棄され、このため
薄膜素子の製品単価を上昇させる大きな原因となってい
る。

また、薄膜素子の動作点を最良の値に設定するために、
外部抵抗で調整する手段の場合には、外部抵抗と薄膜素
子との温度係数の相違により、広い温度範囲を考えると
、動作点が変化して不安定となり易いと云う問題がある
。

そこで、本発明は、上記した従来技術における問題点を
解消すべく創案されたもので１、薄膜素子の電気的特性
は、その薄膜パターンの各出力片の抵抗値に従って設定
されることに着眼して、この薄膜パターンの各出力片の
抵抗値を、薄膜パターン成形後に調整することができる
ようにすることをその目的とするものである。

また、他の目的は、薄膜パターンの所望の出力片の抵抗
値の調整を行い易くした薄膜パターンを提供することに
ある。

〔課題を解決するための手段および作用〕上記目的を達
成するための本発明の手段は、セラミック、フェライト
、ガラス等の基板表面上に、化合物半導体または強磁性
体製の薄膜を所望パターンで付着させて薄膜素子を成形
すること、成形された薄膜素子の薄膜パターンの出力片
の一部に、この出力片の部分間を電気的に短絡する形態
で短絡片を残存形成しておくこと、 この短絡片を薄膜素子の使用目的、すなわち要求される
電気的特性に対応して除去すること、にある。

この薄膜素子の出力特性修正方法を実施するのに最適で
ある薄膜素子の構造手段は、 付着成形された薄膜パターンの少なくとも一つの出力片
の平行となった部分間に、この部分間を電気的に短絡す
る複数の短絡片を間隔をあけて残存位置させること、 にある。

すなわち、セラミック、フェライト、ガラス等の基板表
面上に、化合物半導体または強磁性体を真空蒸着、スパ
ッタ、プラズマＣＶＤ、メツキ等の手法により薄膜状に
イ寸着させた後、この化合物半導体または強磁性体製の
薄膜を、写真蝕刻法で不要部分を除去して一定のパター
ンの薄膜パターンに成形する。薄膜パターンの形成が完
了して半製品状態の薄膜素子の成形が完了したならば、
この薄膜素子の電気的特性が設計目標の許容値範囲内に
入っているか否かを検査する。また、この時点で成形さ
れた薄膜素子の使用目的が決定されている場合には、電
気的特性が使用目的に合致しているか否かを検査する。

検査結果が、設計目標の許容値範囲内に入っている場合
、または使用目的に合致している場合には、そのまま合
格品として最終成形工程に送り出す。検査結果が設計目
標の許容値範囲内に入っていない場合、または使用目的
に合致していない場合には、この設計目標の許容値範囲
または使用目的値と検査結果値との差に従って、除去に
よりこの差を無くす方向に修正する短絡片を選択決定し
て、この短絡片を除去して薄膜素子の電気的特性の修正
を達成する。短絡片の除去による電気的特性の修正の完
了した薄膜素子は、そのまま合格品と同様に、最終成形
工程に送り出される。

薄膜パターンの出力片部分にに残存成形される一 短絡片は、この出力片における電気的特性、具体的には
抵抗値を修正変化させることができる形態で残存成形さ
れる必要があるが、出力片の抵抗値は、この出力片の長
さに従って決定されるものであるので、短絡片はこの出
力片の電気的な長さを変化させることができる形態で残
存させれば良いことになる。それゆえ、出力片が屈曲蛇
行した形態で成形されている場合には、この出力片の平
行となった部分間に短絡片を残存させるのが良い。

また、この出力片の抵抗値の修正範囲を拡げるために、
短絡片は複数個設けるのが良く、修正量に応じて除去す
る短絡片の数を選択できるようにするのが良い。

〔実施例〕

以下、本発明の実施例を図面を参照しながら説明する。

第１図は、ガラス等の基板３表面上に化合物半導体また
は強磁性体製の薄膜パターン２を蒸着および写真蝕刻法
により付着蝕刻して成形された素子集合体Ａの正面図を
示すもので、この素子集合体Ａの中の一つの薄膜素子ｌ
の一例として第２図に薄膜磁気抵抗素子の平面図を示す
。

第２図に示された薄膜磁気抵抗素子である薄膜素子１に
おける電気回路は、四つの端子４と四つの出力片５とか
ら構成され、この電気回路は第３図に示す電気的等価回
路、すなわちブリッヂ回路を構成している。

この第２図に示した薄膜素子１において、端子４１と端
子４３との間、および端子４３と端子４４との間に形成
された出力片５３および出力片５４の最も外側の折り返
して平行となった電路の一部には、この電路を短絡する
形態で三つの短絡片６が等間隔で残存形成されており、
この残存形成された各短絡片６は、写真蝕刻法による薄
膜パターン２の形成において、通常起こり得る電気的特
性のバラツキを修正することを考慮して、その形態およ
び位置関係が設定されている。

今、この第２図に示した薄膜素子１の端子４１を正に、
端子４４を負に接続した場合の端子４２．４３間の電位
差が検査規格外である場合、その正負に応一 じて、例えば端子４４を基準として端子４３の電位が端
子４２よりも大きく、端子４２．４３間の電位差を小さ
くしたい場合には、出力片５３の短絡片６１．６２．６
３の何れかを検査規格からのずれに応じて除去すること
により、端子４２．４３間の電位差を検査規格内に修正
することができる。

上記した検査処理は、自動的に行われ、検査規格から外
れた薄膜素子ｌのずれがどの程度であるかを検査機が記
憶しておき、その情報を短絡片６を除去する修正機に伝
達し、この修正機でどの短絡片６を除去すべきかを決定
して、レーザ等により目的とする短絡片６を除去する。

この薄膜素子１が薄膜磁気抵抗素子である場合は、スイ
ッチとして使用されることか多く、このため使用方法に
よっては端子４２．４３間の電位差は零ではなく、例え
ば初期状態で負の成るレベルにあり、動作時に正のレベ
ルとなるような場合もある。このような場合にも、短絡
片６を除去することにより、前記したと同様に初期状態
を希望するレベルに合わせることが可能である。

また、第４図に示した薄膜素子１の端子４１．４４間に
直流電源８を接続し、端子４２．４３間に比較器７を接
続して構成された磁気近接スイッチにおいて、従来技術
の外部抵抗Ｒ１、Ｒ２で動作点を設定する手法に代えて
、出力片５３．５４の何れかの所望する短絡片６の除去
により薄膜素子１単独で動作点の修正を達成することか
でき、これにより広い温度範囲にわたって安定した動作
を得ることができる。

第５図は、薄膜パターン２を抵抗分圧回路として形成し
た薄膜素子１の例を示すもので、第６図にその電気的等
価回路を示す。この第５図に示した実施例においても、
短絡片６は出力片５の折り返して平行となった電路部分
にほぼ等間隔に残存形成される。

このように、短絡片６は、その除去により設けられた出
力片５の電気抵抗値を増加変化させ、もって回路全体に
おける電気特性を修正するのであるが、その修正動作は
短絡片６の除去作業であるので、この除去作業を達成し
易いように、各短絡＝９− 片６の設置箇所は、できるだけ薄膜素子１の周縁部分に
近（位置させるのが良い。

次に、第７図および第８図に示した実際の修正例を説明
する。

第７図は、薄膜磁気抵抗素子としての薄膜素子１を磁気
近接スイッチとして第４図に示した回路で動作させた例
を示すもので、第７図（ａ）に示すように、当初オフセ
ットレベルが＋３０ｍｖである薄膜素子１を、オンレベ
ルＯｖで作動させようとしても、磁石接近領域Ｔ及びそ
の前後の領域における出力がオンレベルであるので、ス
イッチ動作を得ることができない。この薄膜素子１によ
りスイッチ動作をさせるため素子出力電圧レベルがＯＶ
以下となるように出力片５３の適当量の短絡片６を除去
することにより、第７図（ｂ）に示すように、オフセッ
トレベルを一５５ｍｖまで低下（出力電圧はオフセット
レベルより１００　ｍｖ上である）させることができ、
これにより磁石接近領域Ｔでの出力がオンレベルと交叉
して、一定幅のスイッチオン領域Ｓを得ることができ、
オンレベルをＯｖとした磁気近接スイッチとして作動さ
せることができた。

反対に、第８図の場合は、第８図（ａ）に示すように、
当初オフセットレベルが−１２０ｍｖであってこのまま
ではオンレベルＯｖでは磁石近接時にオンしない薄膜素
子１を、スイッチ動作させるための素子出力電圧レベル
がＯｖ以上をオン領域とすべく、出力片５４の適当量の
短絡片６を除去することによって、第８図（ｂ）に示す
ように、オフセットレベルを一３５ｍｖまで上昇（出力
電圧はオフセットレベルより１００　ｍｖ上である）さ
せて、磁石接近領域Ｔの出力をオンレベルと交叉させる
ことかでき、これによりオンレベルをＯｖとした磁気近
接スイッチとして良好に作動させることができた。

これらの短絡片６除去による修正動作を電気的に解析す
ると、第２図に示した薄膜素子１の各出力片５部分の長
さがそれぞれ約１５０００μｍあり、隣接する出力片５
３．５４の最外部の長さ１２００μｍの折り返し部にそ
れぞれ五つの短絡片６を等間隔で残存形成しておき、こ
の状態でオフセット電圧を測定する。出力片５３．５４
の１２００　Ｂ　ｍ長の電路部分が五箇所で短絡されて
いるので、−箇所当たりの短絡長は２４０μｍであり、
これは一つの出力片５の全長に対して１．６％となる。

従って、１２００μｍ短絡の場合、１５０００μｍに対
して８％９６０６ｍ短絡の場合、１５０００μｍに対し
て６．４′％７２０μｍ短絡の場合、１５０００　ｕ　
ｒｎに対して４．８％４８０μｍ短絡の場合、１５００
０μｍに対して３．２％２４０　ｕｒｎ短絡の場合、１
５０００　Ｂ　ｒｎに対して１．６％となる。

ここで、薄膜素子１のオフセット電圧の検査データが目
標値からずれている場合、隣接する二つの出力片５３．
５４の多数の短絡片６の内、オフセット電圧が目標値に
近づく方の部分を、そのずれの程度に応じて除去すれば
、抵抗値として１．６％〜８％の範囲で両出力片５３．
５４の抵抗値を修正することかできる。

〔発明の効果〕

本発明は上記した構成となっているので、以下に示す効
果を奏する。

薄膜パターン成形後に、この薄膜パターンの一部である
短絡片を除去すると云う単純で簡単な操作により、薄膜
素子の電気的特性を修正することができるので、薄膜素
子の薄膜パターン成形が完了した時点の半成形品段階で
の不合格品発生率を大幅に低減されることができ、これ
により薄膜素子の収率を大幅に引き上げて製品単価を引
き下げ゛ることができる。

薄膜素子を使用してスイッチ回路を構成する場合、その
動作点を最良の値に設定するのに、薄膜素子内の出力片
の修正によりこの動作点の最良値を得ることができるの
で、外部抵抗による調整のように温度変化によりその動
作点が変化して安定した動作を得ることができないと云
う不都合の発生を完全に防止し、広い温度範囲で安定し
た動作を得ることかできる。

出力片の抵抗値修正のための短絡片は、薄膜パターン形
成時に、薄膜の一部を残存させるだけであるので、その
形成が容易であり、薄膜素子の製造を従来通りに達成す
ることができる。

短絡片を複数設けることにより、出力片の抵抗値修正を
細かく達成でき、これにより薄膜素子の電気的特性の微
調整が可能となる。

各短絡片を出力片の平行となった折り返し電路部分に設
けることにより、所望数の短絡片の除去操作を正確にか
つ容易に実施でき、これにより薄膜素子の正確な電気的
特性の修正処理を達成できることになる。

【図面の簡単な説明】

第１図は、基板表面上に多数の薄膜パターンを付着成形
した薄膜素子の集合体である素子集合体の側面図である
。 第２図は、一つの薄膜素子の薄膜パターンを形状例を示
す薄膜素子の平面図である。 第３図は、第２図に示した実施例における電気的等価回
路図である。 第４図は、薄膜素子である薄膜磁気抵抗素子を使用して
構成したスイッチ回路の一例を示す電気回路図である。 第５図は、薄膜素子の他の実施例を示す平面図である。 第６図は、第５図に示した実施例の電気的等価回路図で
ある。 第７図は、本発明による修正例の内、薄膜素子のオフセ
ットレベルが正に大きい場合の電気特性を示すもので、
第７図（ａ）は修正前の出力特性を、第７図（ｂ）は修
正後の出力特性を示している。 第８図は、本発明による修正例の内、薄膜素子のオフセ
ットレベルが負に大きい場合の電気特性を示すもので、
第８図（ａ）は修正前の出力特性を、第８図（ｂ）は修
正後の出力特性を示している。 符号の説明 Ａ；素子集合体、１；薄膜素子、２；薄膜パターン、３
；基板、４．４１．４２．４３．４４；端子、５．５１
．５２．５３．５４；出力片、６；短絡片、７；比較器
、８；電源、Ｒ１、Ｒ２ｉ外部抵抗、Ｔ；磁石接近領域
、Ｓ；スイッチオン領域。 ＝１５− １−屑線素手 （ａ） （ｂ）

Claims (2)

【特許請求の範囲】
1. （１）基板表面に、化合物半導体または強磁性体製薄膜
   を所望パターンで付着させて薄膜素子を成形した後、前
   記薄膜パターンの出力片の一部に、該出力片の部分間を
   電気的に短絡する形態で残存形成された短絡片を、前記
   薄膜素子の使用目的に応じて除去する薄膜素子の電気的
   特性の修正方法。
2. （２）基板表面に、化合物半導体または強磁性体製薄膜
   を所望パターンで付着させて成形される薄膜素子におい
   て、薄膜パターンの少なくとも一つの出力片の平行とな
   った部分間に、該部分間を電気的に短絡する複数の短絡
   片を間隔をあけて残存位置させた薄膜素子。