JPH02206096A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH02206096A JPH02206096A JP1026912A JP2691289A JPH02206096A JP H02206096 A JPH02206096 A JP H02206096A JP 1026912 A JP1026912 A JP 1026912A JP 2691289 A JP2691289 A JP 2691289A JP H02206096 A JPH02206096 A JP H02206096A
- Authority
- JP
- Japan
- Prior art keywords
- data
- terminal
- bit
- frame
- data storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は直列書き込み並列読出し型のメモリ装置の構成
に関するものである。
に関するものである。
従来の技術
従来からワンチップのマイクロプロセッサナトにおいて
多用されているシリアルデータの通信装置では、シフト
レジスタとシフトカウンタ、さらにはバッファレジスタ
によって構成され、その典型的な例が特公昭６０−５８
４８２号公報に示されている。シリアルデータの受信時
には、バッファレジスタに１フレ一ム分のデータ（多く
の場合４ビツトまたは８ビツトが１フレームとなる。）
を格納したうえで、シフトレジスタから並列データを送
出するが、−度に数フレーム分のデータ群を受信するに
はバッファレジスタを複数組用意しなければならず、並
列データの出力部分での配線が増加するという問題があ
る。
多用されているシリアルデータの通信装置では、シフト
レジスタとシフトカウンタ、さらにはバッファレジスタ
によって構成され、その典型的な例が特公昭６０−５８
４８２号公報に示されている。シリアルデータの受信時
には、バッファレジスタに１フレ一ム分のデータ（多く
の場合４ビツトまたは８ビツトが１フレームとなる。）
を格納したうえで、シフトレジスタから並列データを送
出するが、−度に数フレーム分のデータ群を受信するに
はバッファレジスタを複数組用意しなければならず、並
列データの出力部分での配線が増加するという問題があ
る。
発明が解決しようとする課題
したがって、本発明の課題は、数フレーム分の直列デー
タを連続して受信する場合にも、データの入出力部の配
線が増加しないバッファレジスタ群の実現、より具体的
には、配線数が少なく、複数フレーム分のデータが格納
でき、並列データの取り出しもできるメモリ装置の実現
にある。
タを連続して受信する場合にも、データの入出力部の配
線が増加しないバッファレジスタ群の実現、より具体的
には、配線数が少なく、複数フレーム分のデータが格納
でき、並列データの取り出しもできるメモリ装置の実現
にある。
課題を解決するための手段
前記した課題を解決するために本発明のメモリ装置では
、データ格納ビットを複数個配置して構成されたフレー
ムと、前記フレームのビット位置を選択するデコーダと
、前記データ格納ビットにそれぞれ接続された複数のビ
ット選択線路と、データの読み取り時に前記データ格納
ビットから前記ビット選択線路に並列データを出力させ
る第１のスイッチ手段と、データの書き込み時には前記
ビット選択線路に前記デコーダの出力を接続する第２の
スイッチ手段を備えている。
、データ格納ビットを複数個配置して構成されたフレー
ムと、前記フレームのビット位置を選択するデコーダと
、前記データ格納ビットにそれぞれ接続された複数のビ
ット選択線路と、データの読み取り時に前記データ格納
ビットから前記ビット選択線路に並列データを出力させ
る第１のスイッチ手段と、データの書き込み時には前記
ビット選択線路に前記デコーダの出力を接続する第２の
スイッチ手段を備えている。
作用
本発明では前記した構成によって、並列データの読み出
しと、直列データの書き込み時のビット位置の選択が共
通の線路を介して行なわれて、これらの動作を行なわせ
るための配線数が大幅に削減される。
しと、直列データの書き込み時のビット位置の選択が共
通の線路を介して行なわれて、これらの動作を行なわせ
るための配線数が大幅に削減される。
実施例
以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は本発明の一実施例におけるメモリ装置の回路構
成図を示したものであり、第１フレーム１００はデータ
格納ビット１１０． １２０． １３０．１４０，１５
０，１６０，１７０，１８０によって構成されている。
成図を示したものであり、第１フレーム１００はデータ
格納ビット１１０． １２０． １３０．１４０，１５
０，１６０，１７０，１８０によって構成されている。
データ格納ビットの第１ビツト１１０は、インバータ１
１１と３ステートインバータ１１２による単位メモリセ
ルと、この単位メモリセルの出力をＤＯ端子に送出する
３ステートバツフア１１３と、前記インバータ１１１に
ＳＸ端子からの書き込みデータを伝達する３ステートイ
ンバータ１１４と、ＸＯ端子、 ＸＩ端子、 Ｘ２
端子、ＹＯ端子、 Ｙｌ端子に供給されるデータによ
って第１フレームの第１ビツトが選ばれたときに前記３
ステートインバータ１１２の出力をハイインピーダンス
状態にするＮＡＮＤゲート１１５と、前記３ステートイ
ンバータ１１２がアクティブ状態のときには前記３ステ
ートインバータ１１４の出力をハイインピーダンス状態
にさせるインバータ１１６によって構成され、データ格
納ビットの第２ビツト１２０〜第８ビツト１８０も同一
の構成となっている。また、前記第１フレーム１００と
同様に第２フレーム２００．第３フレーム３００が構成
されている。
１１と３ステートインバータ１１２による単位メモリセ
ルと、この単位メモリセルの出力をＤＯ端子に送出する
３ステートバツフア１１３と、前記インバータ１１１に
ＳＸ端子からの書き込みデータを伝達する３ステートイ
ンバータ１１４と、ＸＯ端子、 ＸＩ端子、 Ｘ２
端子、ＹＯ端子、 Ｙｌ端子に供給されるデータによ
って第１フレームの第１ビツトが選ばれたときに前記３
ステートインバータ１１２の出力をハイインピーダンス
状態にするＮＡＮＤゲート１１５と、前記３ステートイ
ンバータ１１２がアクティブ状態のときには前記３ステ
ートインバータ１１４の出力をハイインピーダンス状態
にさせるインバータ１１６によって構成され、データ格
納ビットの第２ビツト１２０〜第８ビツト１８０も同一
の構成となっている。また、前記第１フレーム１００と
同様に第２フレーム２００．第３フレーム３００が構成
されている。
なお、書き込みデータをメモリセルに伝達する各ビット
の３ステートインバータの入力は、共通にＳＸ端子に接
続され、メモリセルの出力を送出する各ビットの３ステ
ートバツフアの出力は、それぞれＤＯ〜Ｄ７端子に接続
されている。
の３ステートインバータの入力は、共通にＳＸ端子に接
続され、メモリセルの出力を送出する各ビットの３ステ
ートバツフアの出力は、それぞれＤＯ〜Ｄ７端子に接続
されている。
一方、データ端子群ＤＯ−Ｄ７に接続されるデータ読み
出し線路にはビット選択線路群４００が接続され、前記
ビット選択線路群４００には８個の３ステートバツフア
によって構成されたスイッチ群５００の出力側が接続さ
れ、前記スイッチ群５００の入力側にはデコーダ６００
の出力が供給されている。
出し線路にはビット選択線路群４００が接続され、前記
ビット選択線路群４００には８個の３ステートバツフア
によって構成されたスイッチ群５００の出力側が接続さ
れ、前記スイッチ群５００の入力側にはデコーダ６００
の出力が供給されている。
各メモリセルにＳｘ端子からの直列データを書き込む際
には、ＹＯ端子、 Ｙｌ端子に第１フレーム１００〜
第３フレーム３００のいずれかを選択するための２ビツ
トのデータが供給され、ｘＯ端子、 ＸＩ端子、
Ｘ２端子には選択されたフレームのビット位置を指定す
る３ビツトのデータが供給され、ＷＲＩＴＥ端子のレベ
ルが一時的に（１１に移行させられる。
には、ＹＯ端子、 Ｙｌ端子に第１フレーム１００〜
第３フレーム３００のいずれかを選択するための２ビツ
トのデータが供給され、ｘＯ端子、 ＸＩ端子、
Ｘ２端子には選択されたフレームのビット位置を指定す
る３ビツトのデータが供給され、ＷＲＩＴＥ端子のレベ
ルが一時的に（１１に移行させられる。
また、ＤＯ〜Ｄ７端子からの並列データの読み出し時に
はＷＲＩＴＥ端子のレベルが′０′に固定され、ＹＯ端
子、 Ｙｌ端子に第１フレーム１００〜第３フレーム
３００のいずれかを選択するための２ビツトのデータが
供給される。
はＷＲＩＴＥ端子のレベルが′０′に固定され、ＹＯ端
子、 Ｙｌ端子に第１フレーム１００〜第３フレーム
３００のいずれかを選択するための２ビツトのデータが
供給される。
以上のように構成されたメモリ装置について、第１図の
構成図および第２図に示した主要部のタイミングチャー
トをもとにその動作を説明する。
構成図および第２図に示した主要部のタイミングチャー
トをもとにその動作を説明する。
まず、第２図Ａはシリアルデータの受信のためのクロッ
ク信号波形、第２図ＢはＳＸ端子からの入力データの変
化のもようを、第２図Ｃ，Ｄ、 ＥはそれぞれｘＯ端
子、 ＸＩ端子、 Ｘ２端子に供給される信号波形
、第２図Ｆ、 ＧはそれぞれＹＯ端子、 Ｙｌ端子
に供給される信号波形を示したものである。
ク信号波形、第２図ＢはＳＸ端子からの入力データの変
化のもようを、第２図Ｃ，Ｄ、 ＥはそれぞれｘＯ端
子、 ＸＩ端子、 Ｘ２端子に供給される信号波形
、第２図Ｆ、 ＧはそれぞれＹＯ端子、 Ｙｌ端子
に供給される信号波形を示したものである。
第１図の装置において、第１フレーム１００に直列デー
タの書き込みを行なうには、ＷＲＩＴＥ端子のレベルを
１”に固定したうえで、ｘＯ端子〜ｘ２端子、ＹＯ端子
、 Ｙｌ端子に供給するレベルをそれぞれ第２図Ｃ−
Ｅ、Ｆ、Ｇのように変化させればよい。
タの書き込みを行なうには、ＷＲＩＴＥ端子のレベルを
１”に固定したうえで、ｘＯ端子〜ｘ２端子、ＹＯ端子
、 Ｙｌ端子に供給するレベルをそれぞれ第２図Ｃ−
Ｅ、Ｆ、Ｇのように変化させればよい。
すなわち、第２図の時刻ｔ１以前にはＸＯ端子〜Ｘ２端
子、 ＹＯ端子、 Ｙｌ端子のレベルはすべて１′
になっているので、ＡＮＤゲート６０８とＡＮＤゲート
３の出力レベルはいずれも“１”となり、第３フレーム
３００のデータ格納ビット３８０を構成するＮＡＮＤゲ
ート３８５の出力レベルは１０′となっている。したが
って、この時点ではＳＸ端子のデータはインバータ３８
４を介してインバータ３８１に供給される。時刻ｔ！に
おいてクロック信号のリーディングエツジ（前縁）が到
来すると、ＸＯ端子のレベルが１′から０′に移行しく
第２図Ｃ）、それによって、デコーダ６００を構成する
ＡＮＤゲート６０７の出力レベルが１′に移行し、今度
はデータ格納ビット３７０にデータが書き込まれる。以
後同様に時刻ｔ２までは第３フレーム３００の各データ
格納ビットに直列データが次々と書き込まれる。
子、 ＹＯ端子、 Ｙｌ端子のレベルはすべて１′
になっているので、ＡＮＤゲート６０８とＡＮＤゲート
３の出力レベルはいずれも“１”となり、第３フレーム
３００のデータ格納ビット３８０を構成するＮＡＮＤゲ
ート３８５の出力レベルは１０′となっている。したが
って、この時点ではＳＸ端子のデータはインバータ３８
４を介してインバータ３８１に供給される。時刻ｔ！に
おいてクロック信号のリーディングエツジ（前縁）が到
来すると、ＸＯ端子のレベルが１′から０′に移行しく
第２図Ｃ）、それによって、デコーダ６００を構成する
ＡＮＤゲート６０７の出力レベルが１′に移行し、今度
はデータ格納ビット３７０にデータが書き込まれる。以
後同様に時刻ｔ２までは第３フレーム３００の各データ
格納ビットに直列データが次々と書き込まれる。
時刻ｔ２においてクロック信号のリーディングエツジが
到来すると、ｘＯ端子〜Ｘ２端子のレベルがそれぞれ１
′に移行するが、このときＹＯ端子のレベルは０′に移
行（第２図Ｆ）し、その結果、ＡＮＤゲート２の出力レ
ベルが１′に移行して、この時点から時刻ｔ３までは第
２フレーム２００を構成する各データ格納ビットに直列
データが書き込まれる。
到来すると、ｘＯ端子〜Ｘ２端子のレベルがそれぞれ１
′に移行するが、このときＹＯ端子のレベルは０′に移
行（第２図Ｆ）し、その結果、ＡＮＤゲート２の出力レ
ベルが１′に移行して、この時点から時刻ｔ３までは第
２フレーム２００を構成する各データ格納ビットに直列
データが書き込まれる。
さらに、時刻ｔ３から時刻ｔ４までの間は第１フレーム
１００の各データ格納ビットに直列データが書き込まれ
る。
１００の各データ格納ビットに直列データが書き込まれ
る。
一方、第１図のメモリ装置からデータの読み出しを行な
うには、ＷＲＩＴＥ端子のレベルを′Ｏ′に固定したう
えで、ＹＯ端子、 Ｙｌ端子にフレームの選択データ
を供給すればよい。例えば、第１フレーム１００に格納
された並列データを読み出すには、ＹＯ端子、Ｙ１端子
の両方のレベルを１′にすればよく、これによってＡＮ
Ｄゲート１とＡＮＤゲート１２の出力レベルが１′に移
行し、データ端子群ＤＯ〜Ｄ７には３ステートバツフア
１１３〜１８３を介して第１フレーム１００に格納され
た並列データが送出される。
うには、ＷＲＩＴＥ端子のレベルを′Ｏ′に固定したう
えで、ＹＯ端子、 Ｙｌ端子にフレームの選択データ
を供給すればよい。例えば、第１フレーム１００に格納
された並列データを読み出すには、ＹＯ端子、Ｙ１端子
の両方のレベルを１′にすればよく、これによってＡＮ
Ｄゲート１とＡＮＤゲート１２の出力レベルが１′に移
行し、データ端子群ＤＯ〜Ｄ７には３ステートバツフア
１１３〜１８３を介して第１フレーム１００に格納され
た並列データが送出される。
このようにして、第１図に示したメモリ装置では、並列
データの読み出しと、直列データの書き込み時のビット
位置の選択が共通の線路、すなわち、並列データの読み
出しのための線路を介して行なわれるので、装置の配線
数が大幅に削減される。
データの読み出しと、直列データの書き込み時のビット
位置の選択が共通の線路、すなわち、並列データの読み
出しのための線路を介して行なわれるので、装置の配線
数が大幅に削減される。
発明の効果
本発明のメモリ装置は以上の説明からも明らかなように
、各々が単位メモリセルと前記単位メモリセルのデータ
入力端子を共通の入力端子（ＳＸ端子）に接続する入力
スイッチ手段（例えば、３ステートインバータ１１４）
を具備したデータ格納ビット（例えば、データ格納ビッ
ト１１０）を複数個配置して構成されたフレーム（例え
ば、第１のフレーム１００）と、前記フレームのビット
位置を選択するデコーダ６００と、前記データ格納ビッ
トにそれぞれ接続された複数のビット選択線路（実施例
においてはビット選択線路群４００）と、データの読み
取り時に前記データ格納ビットから前記ビット選択線路
に並列データを出力させる第１のスイッチ手段（第１フ
レームにおいては３ステートバツフア１１３〜１８３に
よって構成されている。）と、データの書き込み時には
前記ビット選択線路に前記デコーダを接続する第２のス
イッチ手段（スイッチ群５００）を備えているので、少
ない配線で、直列データの書き込みと並列データの取り
出しができるメモリ装置が実現でき、大なる効果を奏す
る。
、各々が単位メモリセルと前記単位メモリセルのデータ
入力端子を共通の入力端子（ＳＸ端子）に接続する入力
スイッチ手段（例えば、３ステートインバータ１１４）
を具備したデータ格納ビット（例えば、データ格納ビッ
ト１１０）を複数個配置して構成されたフレーム（例え
ば、第１のフレーム１００）と、前記フレームのビット
位置を選択するデコーダ６００と、前記データ格納ビッ
トにそれぞれ接続された複数のビット選択線路（実施例
においてはビット選択線路群４００）と、データの読み
取り時に前記データ格納ビットから前記ビット選択線路
に並列データを出力させる第１のスイッチ手段（第１フ
レームにおいては３ステートバツフア１１３〜１８３に
よって構成されている。）と、データの書き込み時には
前記ビット選択線路に前記デコーダを接続する第２のス
イッチ手段（スイッチ群５００）を備えているので、少
ない配線で、直列データの書き込みと並列データの取り
出しができるメモリ装置が実現でき、大なる効果を奏す
る。
第１図は本発明の一実施例におけるメモリ装置の構成図
、第２図は第１図の主要部のタイミングチャートである
。 １００・・・第１フレーム、 １１０・・・データ格
納ビット、 １１４・・・３ステートインバータ。 １１３・・・８ステートバツフア、 ２００−・・
第２フレーム、 ３００・・・第３フレーム、
４００・・・ビット選択線路群、 ５００・・・スイ
ッチ群。 ６００・・・デコーダ。
、第２図は第１図の主要部のタイミングチャートである
。 １００・・・第１フレーム、 １１０・・・データ格
納ビット、 １１４・・・３ステートインバータ。 １１３・・・８ステートバツフア、 ２００−・・
第２フレーム、 ３００・・・第３フレーム、
４００・・・ビット選択線路群、 ５００・・・スイ
ッチ群。 ６００・・・デコーダ。
Claims (1)
- （１）各々が単位メモリセルと前記単位メモリセルのデ
ータ入力端子を共通の入力線路に接続する入力スイッチ
手段を具備したデータ格納ビットを複数個配置して構成
されたフレームと、前記フレームのビット位置を選択す
るデコーダと、前記データ格納ビットにそれぞれ接続さ
れた複数のビット選択線路と、データの読み取り時に前
記データ格納ビットから前記ビット選択線路に並列デー
タを出力させる第１のスイッチ手段と、データの書き込
み時には前記ビット選択線路に前記デコーダの出力を接
続する第２のスイッチ手段を具備してなるメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026912A JP2595707B2 (ja) | 1989-02-06 | 1989-02-06 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026912A JP2595707B2 (ja) | 1989-02-06 | 1989-02-06 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206096A true JPH02206096A (ja) | 1990-08-15 |
| JP2595707B2 JP2595707B2 (ja) | 1997-04-02 |
Family
ID=12206428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1026912A Expired - Fee Related JP2595707B2 (ja) | 1989-02-06 | 1989-02-06 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595707B2 (ja) |
-
1989
- 1989-02-06 JP JP1026912A patent/JP2595707B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2595707B2 (ja) | 1997-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0016827B1 (en) | High density memory system | |
| EP0147500A2 (en) | Semiconductor memory device | |
| KR20040010756A (ko) | 선입 선출 메모리 시스템 및 그 방법 | |
| TW293107B (ja) | ||
| WO2002019129A3 (en) | Method and apparatus for connecting a massively parallel processor array to a memory array in a bit serial manner | |
| JP2595707B2 (ja) | メモリ装置 | |
| JPH035986A (ja) | Ｆｉｆｏメモリ | |
| JP3176144B2 (ja) | 同期型スタチックメモリ | |
| US5373464A (en) | CCD array memory device having dual, independent clocks of differing speeds | |
| JPH0411959B2 (ja) | ||
| JPH04360425A (ja) | 半導体記憶装置 | |
| JPH01280846A (ja) | メモリ装置 | |
| JPH05210981A (ja) | 半導体記憶装置 | |
| KR890004805Y1 (ko) | 씨디롬(cd-rom) 드라이버의 디지탈 데이터 순서 변환회로 | |
| US6222793B1 (en) | Memory devices having a restore start address counter | |
| JPS63311697A (ja) | 半導体記憶装置 | |
| JPS63106989A (ja) | 半導体記憶装置 | |
| JP2000311500A (ja) | 半導体記憶装置 | |
| JPS6230461B2 (ja) | ||
| JPS5978395A (ja) | マトリクス型液晶表示装置の駆動回路 | |
| JPS62208719A (ja) | シリアル・パラレル変換回路 | |
| JP3254781B2 (ja) | 半導体装置 | |
| JP3207217B2 (ja) | Ｆｉｆｏ型メモリ装置 | |
| JPS59171094A (ja) | 半導体記憶装置 | |
| JPH035788A (ja) | 表示装置駆動用ｌｓｉ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |