JPH02206134A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02206134A JPH02206134A JP2685289A JP2685289A JPH02206134A JP H02206134 A JPH02206134 A JP H02206134A JP 2685289 A JP2685289 A JP 2685289A JP 2685289 A JP2685289 A JP 2685289A JP H02206134 A JPH02206134 A JP H02206134A
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- Japan
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- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［概要］
ショットキゲート型ＦＥＴのゲート電極形成方法に関し
半導体活性層上にゲート電極形成部を開口した絶縁層を
形成する工程と、該開口内の該活性層上に該活性層とシ
ョットキ障壁を形成する第１の金属層を形成する工程と
、該開口内の該第１の金属層上に選択的に成長するプロ
セスにより該第１の金属層上に第２の金属層を成長する
工程とを有するように構成する。
形成する工程と、該開口内の該活性層上に該活性層とシ
ョットキ障壁を形成する第１の金属層を形成する工程と
、該開口内の該第１の金属層上に選択的に成長するプロ
セスにより該第１の金属層上に第２の金属層を成長する
工程とを有するように構成する。
（産業上の利用分野〕
本発明はショットキゲート型Ｆ［＋Ｔのゲート電極形成
方法に間する。
方法に間する。
一般に電界効果型トランジスタ（ＦＥＴ’）はゲート長
の短縮によりｇｎ ＋ｆＴ等の特性が向上する。
の短縮によりｇｎ ＋ｆＴ等の特性が向上する。
方、ショットキゲート型ＦＥＴではゲート電極に比較的
大きな電流が流れる。そのためゲート長の短縮化に伴い
ゲートの単位断面積光たりの電流が増大し、素子の信頼
性に問題を生じていた。
大きな電流が流れる。そのためゲート長の短縮化に伴い
ゲートの単位断面積光たりの電流が増大し、素子の信頼
性に問題を生じていた。
第３図（１）〜（３）は従来例を説明するシゴットキゲ
−ト型ＦＡＴの断面図である。
−ト型ＦＡＴの断面図である。
この例ではリフトオフ法によるゲート電極形成が行われ
る。
る。
第３図（１）において、半絶縁性（Ｓｌ−）Ｇ８ＡＳ基
板１上に、 １−ＧａＡｓＮ２ 、 ｎ−ＧａＡｓ活性
層３を成長し。
板１上に、 １−ＧａＡｓＮ２ 、 ｎ−ＧａＡｓ活性
層３を成長し。
ｎ−ＧａＡｓ活性層３を素子形成領域を残してエンチン
グ除去して素子分離を行い、 ｎ−ＧａＡｓ活性層３上
にＡｕＧｅ／Ａｕ層からなるソース電極４及びドレイン
電極５を形成する。
グ除去して素子分離を行い、 ｎ−ＧａＡｓ活性層３上
にＡｕＧｅ／Ａｕ層からなるソース電極４及びドレイン
電極５を形成する。
第３図（２）において、基板上にゲート形成部を開口す
るレジストパターン６を形成し、これをマスクにして、
ｎ−ＧａＡｓ活性層３にリセス（くぼみ）を形成する
エツチングを行い、続いて垂直蒸着によりゲート電極形
成用のＡ］Ｎ７ （７Ａ、７Ｂ）を基板全面に形成する
。
るレジストパターン６を形成し、これをマスクにして、
ｎ−ＧａＡｓ活性層３にリセス（くぼみ）を形成する
エツチングを行い、続いて垂直蒸着によりゲート電極形
成用のＡ］Ｎ７ （７Ａ、７Ｂ）を基板全面に形成する
。
第３図（３）において、レジストパターン６を剥離する
と同時にゲート電極以外のへ１層７Ｂをリフトオフする
。
と同時にゲート電極以外のへ１層７Ｂをリフトオフする
。
この工程では、レジストパターンの側面を含めて開口部
周囲に付着する八１のために、蒸着中にレジストパター
ンの開口が狭くなり、 ＡＩゲート電極７八は台形ない
し三角形になり、高さも制限され従って高抵抗となる。
周囲に付着する八１のために、蒸着中にレジストパター
ンの開口が狭くなり、 ＡＩゲート電極７八は台形ない
し三角形になり、高さも制限され従って高抵抗となる。
第４図（１）〜（３）は他の従来例を説明するショット
キゲート型ＦＥＴの断面図である。
キゲート型ＦＥＴの断面図である。
この例ではＳｉＯ□マスクによりゲート電極形成が行わ
れる。
れる。
第４図（１）において、 ５ｒ−ＧａＡｓ基板１上に１
−ＧａＡｓＮ２ 、 ｎ−ＧａＡｓ活性層３を成長し、
ｎ−ＧａＡｓ活性層３を素子形成領域を残してエツチ
ング除去して素子分離を行い、 ｎ−ＧａＡｓ活性層３
上にＡｕＧｅ／Ａｕ層からなるソース電極４及びトレイ
ン電極５を形成する。
−ＧａＡｓＮ２ 、 ｎ−ＧａＡｓ活性層３を成長し、
ｎ−ＧａＡｓ活性層３を素子形成領域を残してエツチ
ング除去して素子分離を行い、 ｎ−ＧａＡｓ活性層３
上にＡｕＧｅ／Ａｕ層からなるソース電極４及びトレイ
ン電極５を形成する。
次いで、ゲート電極形成部を含んでその周囲に５ｉ（ｈ
層８を形成する。
層８を形成する。
第４図（２）において、基板上にゲート形成部を開口す
るレジストパターン６を形成し、これをマスクにして
５ｉｎ２層８を異方的にエンチングしてｎ−ＧａＡｓ活
性層３の表面を露出する。
るレジストパターン６を形成し、これをマスクにして
５ｉｎ２層８を異方的にエンチングしてｎ−ＧａＡｓ活
性層３の表面を露出する。
第１２１（３）において、レジストパターン６を除去３
〜 して、 ５ｒＣｈＦＪ ８をマスクにしてリセスエッチ
ングを行い、 Ａ１層を全面蒸着した後、リソグラフィ
技術を用いてＡ１層をパターニングし、ゲート電極７Ａ
’を残してその他の領域のＡ１層をエツチング除去する
。
〜 して、 ５ｒＣｈＦＪ ８をマスクにしてリセスエッチ
ングを行い、 Ａ１層を全面蒸着した後、リソグラフィ
技術を用いてＡ１層をパターニングし、ゲート電極７Ａ
’を残してその他の領域のＡ１層をエツチング除去する
。
この工程では、ゲートが大型化し５ｉＯ７層８上に傘状
に広がっているため、ゲート電極７とｎ−ＧａＡｓ活性
層３間の寄生容量が大きくなり、且つソース／ゲート間
の距離が大きくなるためソース抵抗が増大する。
に広がっているため、ゲート電極７とｎ−ＧａＡｓ活性
層３間の寄生容量が大きくなり、且つソース／ゲート間
の距離が大きくなるためソース抵抗が増大する。
本発明はショットキゲート型ＦＥＴのゲート形成〔課題
を解決するための手段〕 上記課題の解決は、半導体活性層上にゲート電極形成部
を開口した絶縁層を形成する工程と、該開口内の該活性
層上に該活性層とショットキ障壁を形成する第１の金属
層を形成する工程と、該開口内の該第１の金属層上に選
択的に成長するプロヤスにより該第１の金属層上に第２
の金属層を成長する工程とを有する半導体装置の製造方
法により達成される。
を解決するための手段〕 上記課題の解決は、半導体活性層上にゲート電極形成部
を開口した絶縁層を形成する工程と、該開口内の該活性
層上に該活性層とショットキ障壁を形成する第１の金属
層を形成する工程と、該開口内の該第１の金属層上に選
択的に成長するプロヤスにより該第１の金属層上に第２
の金属層を成長する工程とを有する半導体装置の製造方
法により達成される。
（作用〕
本発明は半導体活性層上に形成した絶縁層の開口内に、
ゲート長を決める比較的薄い第１の金属層（半導体活性
層とショットキ障壁を形成する金属）を形成し１次に、
導電性の高い且つ組成的に安定した第２の金属を全面成
長すると、第２の金属層は絶縁層上には被着しないで、
第１の金属層上にのみ選択的に被着して２幅の狭い且つ
断面のアスペクト比（縦／横）の大きいゲート電極が得
られ、短ゲート長と同時に、複合層によるゲート電極の
低抵抗化、高信頼化を実現するようにしたものである。
ゲート長を決める比較的薄い第１の金属層（半導体活性
層とショットキ障壁を形成する金属）を形成し１次に、
導電性の高い且つ組成的に安定した第２の金属を全面成
長すると、第２の金属層は絶縁層上には被着しないで、
第１の金属層上にのみ選択的に被着して２幅の狭い且つ
断面のアスペクト比（縦／横）の大きいゲート電極が得
られ、短ゲート長と同時に、複合層によるゲート電極の
低抵抗化、高信頼化を実現するようにしたものである。
ここで第２の金属を選択成長する場合は、従来例の全面
成長の場合のように開口部周囲の成長により開口部が成
長とともに狭くなるという現象は起きないため、所定の
厚さまで同じ幅で成長できる。
成長の場合のように開口部周囲の成長により開口部が成
長とともに狭くなるという現象は起きないため、所定の
厚さまで同じ幅で成長できる。
且つ、断面形状がＴ型のゲート（第１図参照）だけでな
く、Ｔ型のケート（第２図参照）形成時においてゲート
上部をバターニングするための合わせ余裕が不要である
ため、ソースとゲート間の間隔が短縮でき、ソース抵抗
を低減できる。
く、Ｔ型のケート（第２図参照）形成時においてゲート
上部をバターニングするための合わせ余裕が不要である
ため、ソースとゲート間の間隔が短縮でき、ソース抵抗
を低減できる。
〔実施例］
第１図（１）〜（３）は本発明の一実施例を説明するシ
ョットキゲート型、ＦＥＴの断面図である。
ョットキゲート型、ＦＥＴの断面図である。
第１図（１）において、 ５ｌ−ＧａＡｓ基板ｌ上に厚
さ５０００人の１−ＧａＡｓ層２．厚さ２０００人でキ
ートリア濃度５ Ｘ １０” ｃｍ−″のｎ−ＧａＡｓ
活性層３を成長し。
さ５０００人の１−ＧａＡｓ層２．厚さ２０００人でキ
ートリア濃度５ Ｘ １０” ｃｍ−″のｎ−ＧａＡｓ
活性層３を成長し。
ｎ−ＧａＡｓ活性層３を素子形成領域を残してエツチン
グ除去して素子分離を行い、 ｎ−ＧａＡｓ活性層３上
に厚さ２００人１５８００人の＾ｕＧｅ／篩層からなる
ソース電極４及びドレイン電極５を形成する。
グ除去して素子分離を行い、 ｎ−ＧａＡｓ活性層３上
に厚さ２００人１５８００人の＾ｕＧｅ／篩層からなる
ソース電極４及びドレイン電極５を形成する。
次いで、ゲート電極形成部を含んでその周囲に厚さ６０
００人の３１０２層８を形成する。
００人の３１０２層８を形成する。
第１図（２）において、基板上にゲート形成部を幅０．
２μｍで開口するレジストパターン６を形成し。
２μｍで開口するレジストパターン６を形成し。
これをマスクにして、 ５層０２層８を異方的にエツチ
ングする。 続いて、ｎ−ＧａＡｓ活性層３にリセスエ
ッチングを行い、続いて垂直蒸着によりゲート電極形成
用の厚さ１０００人（２００〜３０００人）のＡ１層７
１（７１Ａ、７１Ｂ）を基板全面に形成する。
ングする。 続いて、ｎ−ＧａＡｓ活性層３にリセスエ
ッチングを行い、続いて垂直蒸着によりゲート電極形成
用の厚さ１０００人（２００〜３０００人）のＡ１層７
１（７１Ａ、７１Ｂ）を基板全面に形成する。
第１図（３）において、レジストパターン６を剥離する
と同時にケート電極以外のＡ１層７１Ｂをリフトオフす
る。
と同時にケート電極以外のＡ１層７１Ｂをリフトオフす
る。
次に気相成長（ＣＶＤ）法により、凶Ｐ ６− Ｓ Ｉ
ＩＩ ｓ系のガスを用い、基板温度を３００°Ｃにして
、ゲート電極となるへ１層７１Ａ上のみに選択的に厚さ
５０００人のＷＳｉ層７２を成長する。
ＩＩ ｓ系のガスを用い、基板温度を３００°Ｃにして
、ゲート電極となるへ１層７１Ａ上のみに選択的に厚さ
５０００人のＷＳｉ層７２を成長する。
このときＷＳｉ層７２をＳｉＯ□Ｎ８の表面まで厚く成
長して、素子１部を平坦化することもできる。
長して、素子１部を平坦化することもできる。
第２図は他の実施例を説明するショットキゲート型ＦＥ
Ｔの断面図である。
Ｔの断面図である。
この例は、第１図（１）で５ｉ（ｈＮ８を薄く（〜２０
００人）形成したもので、実施例のＴ型のゲートに代わ
りＴ型のゲートが形成でき、ゲート電極の抵抗値をより
低下させることができる。
００人）形成したもので、実施例のＴ型のゲートに代わ
りＴ型のゲートが形成でき、ゲート電極の抵抗値をより
低下させることができる。
実施例では第２の金属としてＷＳｉを用いたがこれの代
わりにその他の金属葬を用いても同様の効果がある。
わりにその他の金属葬を用いても同様の効果がある。
又５本発明はへテロ接合ＦＩＥＴにも適用可能である。
本発明によるＦＥＴのデー１−１氏抗は従来例に対し。
実施例では約１７２に、他の実施例では約１／３に低減
した。
した。
又、ゲート長が０．２μｍの時１他の従来例によるＦＥ
Ｔの遮断周波数ｂ ＝５２ ＧＨｚであったが、実施例
では寄生容量の低減によりｆｒ ＝５８ ＧＨｚに向上
した。
Ｔの遮断周波数ｂ ＝５２ ＧＨｚであったが、実施例
では寄生容量の低減によりｆｒ ＝５８ ＧＨｚに向上
した。
以上説明したように本発明によれば、ショットキゲート
型ＦＥＴのゲート形成において、ゲーＬＭる。
型ＦＥＴのゲート形成において、ゲーＬＭる。
第１図（１）〜（３）は本発明の一実施例を説明するシ
ョットキゲート型ＦＥＴの断面図 第２図は他の実施例を説明するショットキゲート型Ｆ［
！Ｔの断面図。 第３図（１）〜（３）は従来例を説明するショットキゲ
ート型ＦＩＴの断面図。 第４図（１）〜（３）は他の従来例を説明するショット
キゲート型ＰＥＴの断面図である。 図において。 ■は５ｒ−ＧａＡｓ基板 ２は１４ａＡｓ層 ３はｎ−ＧａＡｓ活性層。 ４はへｕＧｅ／Ａｕソース電極。 ５はへｕＧｅ／へ〇ドレイン電極 ６はレジストパターン ７１八はゲート電極でへ１層。 ７１Ｂはゲート電極以外の領域のＡ１層。 ８は絶縁層でＳｉＯ□層 第 図 第 図
ョットキゲート型ＦＥＴの断面図 第２図は他の実施例を説明するショットキゲート型Ｆ［
！Ｔの断面図。 第３図（１）〜（３）は従来例を説明するショットキゲ
ート型ＦＩＴの断面図。 第４図（１）〜（３）は他の従来例を説明するショット
キゲート型ＰＥＴの断面図である。 図において。 ■は５ｒ−ＧａＡｓ基板 ２は１４ａＡｓ層 ３はｎ−ＧａＡｓ活性層。 ４はへｕＧｅ／Ａｕソース電極。 ５はへｕＧｅ／へ〇ドレイン電極 ６はレジストパターン ７１八はゲート電極でへ１層。 ７１Ｂはゲート電極以外の領域のＡ１層。 ８は絶縁層でＳｉＯ□層 第 図 第 図
Claims (1)
- 半導体活性層上にゲート電極形成部を開口した絶縁層を
形成する工程と、該開口内の該活性層上に該活性層とシ
ョットキ障壁を形成する第１の金属層を形成する工程と
、該開口内の該第１の金属層上に選択的に成長するプロ
セスにより該第１の金属層上に第２の金属層を成長する
工程とを有することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026852A JP2661235B2 (ja) | 1989-02-06 | 1989-02-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026852A JP2661235B2 (ja) | 1989-02-06 | 1989-02-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206134A true JPH02206134A (ja) | 1990-08-15 |
| JP2661235B2 JP2661235B2 (ja) | 1997-10-08 |
Family
ID=12204806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1026852A Expired - Fee Related JP2661235B2 (ja) | 1989-02-06 | 1989-02-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661235B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03190246A (ja) * | 1989-12-20 | 1991-08-20 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55128875A (en) * | 1979-03-27 | 1980-10-06 | Nec Corp | Semiconductor device |
| JPS6065549A (ja) * | 1983-09-20 | 1985-04-15 | Nippon Gakki Seizo Kk | 多層配線形成法 |
| JPS60200575A (ja) * | 1984-03-24 | 1985-10-11 | Oki Electric Ind Co Ltd | シヨツトキ半導体装置及びその製造方法 |
| JPS61116877A (ja) * | 1984-11-12 | 1986-06-04 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS62205644A (ja) * | 1986-03-05 | 1987-09-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS63241185A (ja) * | 1987-03-27 | 1988-10-06 | Matsushita Electric Ind Co Ltd | 金属薄膜の堆積方法 |
| JPS63250462A (ja) * | 1987-04-07 | 1988-10-18 | Ulvac Corp | 金属薄膜形成方法 |
| JPS63250463A (ja) * | 1987-04-08 | 1988-10-18 | Ulvac Corp | 金属薄膜形成方法 |
-
1989
- 1989-02-06 JP JP1026852A patent/JP2661235B2/ja not_active Expired - Fee Related
Patent Citations (8)
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| JPS55128875A (en) * | 1979-03-27 | 1980-10-06 | Nec Corp | Semiconductor device |
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| JPS62205644A (ja) * | 1986-03-05 | 1987-09-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS63241185A (ja) * | 1987-03-27 | 1988-10-06 | Matsushita Electric Ind Co Ltd | 金属薄膜の堆積方法 |
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| JPS63250463A (ja) * | 1987-04-08 | 1988-10-18 | Ulvac Corp | 金属薄膜形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03190246A (ja) * | 1989-12-20 | 1991-08-20 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2661235B2 (ja) | 1997-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |