JPH0225041A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造方法に係り、特に電界効果型トランジ
スタの製造方法に関し。

ゲート長を短くし且つゲート電掻上面の面積を大きくす
ることにより性能の向上と該ゲート電極の信頬性確保を
目的とし。

活性層３が形成された半導体基板表面に第１の絶縁層５
１Ｇ形成する工程と、該第１の絶縁層のゲート電極形成
部に開口を形成した後、該基板上全面に第２の絶縁層５
２を形成して該ゲート電極形成部に該開口より幅の狭い
凹部を形成する工程と、該凹部より幅の広い開孔を有す
るマスク６３を該第２の絶縁層上に形成し、該マスクを
用いて該基板表面に対してほぼ垂直な方向に方向性を有
するエツチング手段により該第２の絶縁層をエツチング
して上部より下部が狭い幅の開口となるゲート電極窓９
４を形成する工程と、該基板表面上にほぼ垂直に金属を
被着させて該ゲート電極窓内に埋込まれるゲート電極９
および該マスク６３上に金属層１０を形成する工程と、
該マスクおよびその上の金属層をリフトオフにより除去
する工程とを含む半導体装置の製造方法により構成する
。

〔産業上の利用分野〕

本発明は半導体装置の製造方法に係り、特に電界効果型
トランジスタの製造方法に関する。

電界効果型トランジス゛りはゲート長を短縮することに
より高性能化がはかられてきた。

高速電界効果型トランジスタとして、電子移動度がＳｉ
よりも高いことを利用したショットキ・ゲートのＧａＡ
ｓＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔやヘテロ接合ＦＥＴ等がある
。

ＧａＡｓＭＥＳＦＥＴによるディジタル論理回路の基本
回路にＤ　ＣＦ　Ｌ　（Ｄｉｒｅｃｔ　Ｃｏｕｐｌｅｄ
　ＦＥＴ　Ｌｏｇｉｃ）回路があり、集積回路に用いら
れている。

第４図にＤＣＦＬ回路を示す。この回路にはノーマリ・
オン型（Ｄモード）素子とノーマリ・オフ型（Ｅモード
）素子が対になって使用されており、ノーマリ・オフ型
素子のショットキー・ゲートに比較的大きな電流が流れ
る。

それゆえ、素子の性能を向上するためゲート長を短縮す
ると、ゲート電極の電流密度が増加して劣化を速め、信
頼度の確保が難しくなる。

このため、信頼度確保のための対策を講じる必要がある
。

〔従来の技術〕

従来の基本的なＧａＡｓＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔの構造
を第３図に示す。第３図（ａ）及び（ｂ）は、それぞれ
。

上面図と断面図であり、１は半導体基板、３は活性層、
４は素子分離層、５は絶縁層、７はソース電極、８はド
レイン電極、９はゲート電極、１１はゲートフィンガ、
１２は外部端子を表す。

ところで、該ゲート電極には外部端子１２からゲートフ
ィンガ１１を経て電流が流れ込むのであるが、該ゲート
電極の断面積が小さい場合は電流密度が大きくなる。

例えば、第４図に示すようなりＣＦＬ回路の場合９ソー
ス電極に２Ｖ供給すればゲート電極には３ｍＡの電流が
流れる。これを電流密度に換算すればゲート長を０．１
μｍとして６　Ｘ　１０’　Ａ／ｅ１１２程度となる。

これは結構大きな値で、第３図に示した外部端子からゲ
ートフィンガへ電流が流れ込む部分で電界集中が起こり
、その部分の劣化を速め断線に至ることもあり、信頼度
確保の上から大きな問題となる。

〔発明が解決しようとする課題〕

従って、ゲート長を短くし且つ電流密度を低減するため
には、活性層に接する部分は短く、上部が広い上広型あ
るいはＴ字型の断面形状のゲート電極が望ましい。

本発明はかかる形状のゲート電極を持つ半導体装置の製
造方法を提供するものである。

〔課題を解決するための手段〕

第１図は本発明によるゲート電極を持つ半導体装置の断
面図であり、第２図はその製造工程を示す。

第１図及び第２図の符号を参照しながら、上記課題を解
決するための手段について、以下に説明する。

活性層３が形成された半導体基板表面に第１の絶縁層５
１を形成する工程と、該第１の絶縁層のゲート電極形成
部に開口を形成した後、該基板上全面に第２の絶縁層５
２を形成して該ゲート電極形成部に該開口より幅の狭い
凹部を形成する工程と、該凹部より幅の広い開孔を有す
るマスク６３を該第２の絶縁層上に形成し、該マスクを
用いて該基板表面に対してほぼ垂直な方向に方向性を有
するエツチング手段により該第２の絶縁層をエツチング
して上部より下部が狭い幅の開口となるゲート電極窓９
４を形成する工程と、該基板表面上にほぼ垂直に金属を
被着させて該ゲート電極窓内に埋込まれるゲート電極９
および該マスク６３上に金属ＮＩＯを形成する工程と、
該マスクおよびその上の金属層をリフトオフにより除去
する工程とを含む半導体装置の製造方法によって、上記
課題は解決される。

〔作用〕

本発明では第１図に示すように、ゲート電極を活性層３
に接する部分を狭く、上面を広く且つ高さを大きくとる
ことにより断面積を大きくすることができる。それゆえ
、外部端子からゲートフィンガを経てゲート電極に電流
が流れ込む時、外部端子とゲートフィンガの接続部での
電界集中が緩和される。その結果、劣化や断線が防止さ
れ、高信頼性が確保される。

かかる構造を実現するために、ゲート電極下部形成用凹
部９２の上に該凹部より広い開孔を持ち且つ下の開口が
上の開口より大きいゲート電極上部形成用開孔９３を持
つマスク６３を使用して異方性エツチングを行い、ゲー
ト電極窓９４を形成し且つ活性層３を露出する。

全面に金属を蒸着すると１粒子の飛来方向は面にほぼ垂
直なので該活性層の上のゲート金属と該マスクの上の金
属層とは分かれて被着するので。

該マスクに該金属層を載せたままリフトオフすることは
容易である。

Ｃ実施例〕 以下、第２図（ａ）乃至（ｉ）の製造工程を参照しなが
ら本発明の実施例について説明する。

第２図＜ａ＞参照 １−ＧａＡｓの半導体基板１の上に厚さ３０００人のバ
ッファ層２．厚さ１０００人の活性層３をエピタキシャ
ル成長する。その後、素子分離のために酸素イオン０＋
を約３０００人の深さまでイオン注入して素子分離ＩＷ
４を形成する。

第２図（ｂ）参照 化学気相成長（ＣＶ　Ｄ）法により全面にＳｉＯ２（ま
たは５ｉＯＮ）を４０００人堆積して、第１の絶縁層５
１を形成する。全面にホトレジストを付着してソース・
ドレイン電極形成部に孔開けしてホトレジストマスク６
】を形成する。この時、下の開口が上の開口よりも広く
なるように逆テーパをつける。・該マスクを用いて該第
１の絶縁層をエツチングして活性層３を露出する。次い
で全面に垂直方向からオーミ・ツク金属（ＡｕＧｅ２０
０　人／Ａｕ３８００人）を蒸着してオーミック金属層
６２を形成する。

第２図（ｃ）参照 ホトレジストマスク６１とその上のオーミック金属Ｊｉ
ｉ６２をリフトオフすると、活性層３の上にオーミック
金属（八ｕ　Ｇ　ｅ　２００　人／Ａｕ３８００人）の
ソース電極７及びドレイン電極８が形成される。

第２図（ｄ）参照 全面にホトレジスト（図示せず）を被着してゲート電極
形成部に０．８μｍ幅の開口を形成した後。

該開口から異方性エツチングを行い、該第１の絶縁層に
０．８μｍ幅のゲート電極形成用開口９１を形成する。

該開口は該活性層表面まで突き抜けていてもよい。

第２図（ｅ）参照 ＣＶＤ法により全面に５ｉ０２（または５ｉＯＮ）を３
０００人堆積して第２の絶縁層５２を形成する。

５ｉ０２（または５ｉＯＮ）は等方向に付着するので。

ゲート電極形成用開口９１の側部にも付着して幅が０．
２μｍ程度のデー１−電極下部形成用凹部９２が形成さ
れる。

第２図（ｆ）参照 全面にホトレジストを被着し、該ゲート電極下部形成用
凹部の上部の該ホトレジスＩ・に上面の開口が０．８　
μｍで且つ下面の開口がそれより広い逆テーバ型のゲー
ト電極上部形成用開孔９３を持つマスク６３を形成する
。

第２図（ｇ）参照 ゲート電極上部形成用開孔９３から反応性イオンエツチ
ング（ＲＩ　Ｅ）により第２絶縁［５２及び第１絶縁層
５１をエツチングして、活性層３を露出し、ゲート電極
窓９４を形成する。

次いでリセスエッチングを行い、ゲート下の活性層の厚
さを調整をする。

第２図（ｈ）参照 全面にゲート金属としてＡｌを５０００人の厚さに蒸着
し、活性層３上にゲート電極９．マスク６３上に金属１
１０を形成する。この厚さは第２絶縁層５２の上面とゲ
ート電極９の高さを揃えるように選択する。、 第２図（吾）参照 マスク６３及びその上の金属層１０をリフトオフにより
除去する。

かくして、第２絶縁層５２の上面とゲート電極９の上面
は高さが揃い、活性層３に接するゲート長を０．２μｍ
、ゲート電極上面の幅を０．８μｍとする電界効果型ト
ランジスタが実現する。

〔発明の効果〕

以上説明した様に９本発明によれば、ゲート長を短＜シ
、シかもゲート電極の断面積を大きくすることにより、
性能を向上させしかも大きなゲート電流に耐える信鯨度
の高い電界効果型トランジスタが実現できる。さらに、
素子の上層が平坦であるため上層配線の形成が容易であ
る。

本発明は高速集積回路の発展に寄与するところが大きい
。

【図面の簡単な説明】

第１図は半導体装置の断面図。 第２図は製造工程。 第３図はＧａＡｓＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔの構造。 第４図はＤＣＦＬ回路 である。図において。 １は半導体基板。 ２はバッファ層。 ３は活性層。 ４は素子分離層。 ５は絶縁層。 ５１は第１の絶縁層。 ５２は第２の絶縁層。 ６１．６３はマスクでホトレジストマスク。 ６２はオーミック金属層。 ７はソース電極。 ８はドレイン電極。 ９はゲート電極。 １はゲート電極形成用開口。 ２はゲート電極下部形成用凹部。 ３はゲート電極上部形成用開孔。 ４はゲート電極窓。 ０は金属層。 ｌはゲートフィンガ。 ２は外部端子 ″４躊ｔ１に厘の断面図 第　１　図 製皮工程 第２図（くめ１） 製纜工理 第２口径の３） 製産工程 ＄２図（イの２） 上面図 偵） Ａ−Ａｌｌ’斤面　図 （シ） ＧｃＬＡｓＭＥＳＦＥＴのＭＡＬ ＄　３　用

Claims (1)

1. 【特許請求の範囲】 活性層（３）が形成された半導体基板（１）表面に第１
   の絶縁層（５１）を形成する工程と、該第１の絶縁層の
   ゲート電極形成部に開口を形成した後、該基板上全面に
   第２の絶縁層（５２）を形成して該ゲート電極形成部に
   該開口より幅の狭い凹部を形成する工程と、該凹部より
   幅の広い開孔を有するマスク（６３）を該第２の絶縁層
   上に形成し、該マスクを用いて該基板表面に対してほぼ
   垂直な方向に方向性を有するエッチング手段により該第
   ２の絶縁層をエッチングして上部より下部が狭い幅の開
   口となるゲート電極窓（９４）を形成する工程と、 該基板表面上にほぼ垂直に金属を被着させて該ゲート電
   極窓内に埋込まれるゲート電極（９）および該マスク（
   ６３）上に金属層（１０）を形成する工程と、 該マスクおよびその上の金属層をリフトオフにより除去
   する工程とを含むことを特徴とする半導体装置の製造方
   法。