JPH02206240A - 多重データ分離・フォーマット変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタル信号が多重化された多重信号の分離
及びフォーマット変換を行う多重データ分離・フォーマ
ット変換方式に関する。

（従来の技術） 従来、多重信号をディジタル信号（ディジタルデータ）
に分離・フォーマット変換する場合。

エラスティックストアメモリ（以下単にＥ、Ｓ、という
）が用いられている。

例えば、第４図多重入力データ（２０７）を分離・フォ
ーマット変換して出力データ（２０８）〜（２１０）を
生成する場合、第３図に示す分離・フォーマシト変換回
路が用いられている。この分離・フォーマット変換回路
はＥ、Ｓ、　３１〜３３．Ｄ７１ＪツブフロップＭ〜％
、及び制御パルス発生回路（ＰＧ）３７を備えており、
データ入力端子間から多重入力データ（２０７）がＥ、
Ｓ、３１〜３３に与えられる。

各Ｅ、Ｓ、３１〜３３への書き込み及び各Ｅ、Ｓ、から
の読み出しは制御パルス発生回路３７からの書き込み信
号及び読み出し信号によって制御される。

この制御パルス発生回路３７からの書き込み信号及び読
み出し信号によってＥ、Ｓ、３１〜３３からはそれぞれ
第４図に示す出力データ（２０１）〜（２０３）が出力
される。

Ｄフリップ７０ツブ３４〜３６には第４図に示す出力用
クロックが与えられ、これによってＤフリップ７０ッグ
３４〜３６はそれぞれ出力データ（２０８）〜（２１０
）をデータ出力端子３９〜４１に出力する。

このように、従来、多重信号をディジタル信号に分離・
フォーマット変換する場合、複数のＥ、Ｓ、を用いて、
制御パルス発生回路知よってＥ、Ｓ、に対する書き込み
、読み出し信号を制御することによって２分離・フォー
マット変換を行っている。

（発明が解決しようとする問題点） ところが、上述した多重データ分離・フォーマット変換
方式では、複数のＥ、Ｓ、を用いなければならないから
実装面積が太きくなシ、シかもコストが高くなるという
問題点がある。

本発明の目的は実装面積が小さく、コストダウンを達成
できる多重データ分離・フォーマット変換方式を提供す
ることにある。

（問題点を解決するための手段） 本発明によれば、Ｎ（Ｎは２以上の整数）のディジタル
データが時分割多重された多重データを前記Ｎ個のディ
ジタルデータに分離・フォーマット変換するために用い
られ、前記多重データを記憶するメモリー手段と、該メ
モリー手段に接続され、互いに異なる遅延量を有するＮ
個の遅延手段と、該Ｎ個の遅延手段に接続されたＮ個の
Ｄフリラグフロッグと、少なくとも前記メモリ手段及び
前記Ｄフリップフロップを制御する制御手段とを有し、
該制御手段によって予め定められた読み出し速度で前記
多重データが読み出されて前記Ｎ個の遅延手段に与えら
れ。

前記各遅延手段から互いに異なる遅延多重データを出力
して、前記Ｄフリップフロップを前記予め定められた読
み出し速度のＪ／Ｎの速度で駆動するようにしたことを
特徴とする多重データ分離・フォーマット変換方式が得
られる。

（実施例） 次に本発明について実施例によって説明する。

第１図を参照して２本発明に用いられる多重データ分離
・フォーマット変換回路は１個のＥＳ、１１と２個の遅
延回路１２及び１３と、３個の０７リツプ７０ツク１４
．１５及び１６と、制御パルス発生回路１７とを備えて
いる。データ入力端子１８はＥ、Ｓ、　１１のデータ入
力端に接続され、　　Ｅ、Ｓ、１１の出力端は遅延回路
１２及び１３とＤフリップフロップ１６のＤ入力端に接
続されている。遅延回路１２及び１３の出力はそれぞれ
Ｄフリップフロップ１４及び１５のＤ入力端に接続され
、Ｄフリラグフロッグ１４，１５．及び１６の出力が変
換後の出力としてデータ出力端子１９，２０．及び２１
に出力される。

ところで、遅延回路１２Ｖ１入カデータを２ビツト遅延
させて出力し、遅延回路１３は入力データを１ピツト遅
延させて出力する。一方、　Ｅ、Ｓｌ】の出力端は遅延
回路１２及び１３に接続されるとともに直接Ｄフリップ
フロップ１６に接続されているが、０ビツト遅延の遅延
回路を介してＤフリップフロップ１６に接続されている
としてよい。

次に、第２図も参照して本発明による多重データ分離・
フォーマット変換方式の動作について説明する。

入力端子１８から入力される多重データの速度に合わせ
て制御パルス発生部（Ｐ、Ｇ、）　１７は書き込みクロ
ック等制御信号をＢ、Ｓ、１１に送出する。

ＥＳ、ＩＩＫはこの書き込みクロックに基づいて多重デ
ータのデータ部分だけが書き込まれる。

なお、入力データ（多重データ）は第２図に入力データ
（１０８）で示すように３多重されたデータであるとす
る。つまり、３個のディジタルデータが時分割多重され
ている。

次に、制御パルス発生部１７は書き込みクロツりに独立
した読み出しクロック等の制御信号をＥ、Ｓ、１１に送
出する。Ｅ、Ｓ、１１からはこの読み出しクロックに基
づいて多重データ（データ部）が順次読み出される。つ
まり、第２図に示すＥＳ出力データ（、）がＥ、Ｓ、１
１から送出される。

制御パルス発生部１７は遅延回路１２及び１３に遅延用
クロック（第２図に示す）を送出しており。

遅延回路１２はこの遅延用クロックに基づいてＥＳ出力
データ（ａ）を２ビツト遅延させて、２ビツト遅延回路
出力（ｂ）（第２図に示す）として送出する。同様にし
て、遅延回路１３は遅延用クロックに基づいてＥＳ出力
データを１ビツト遅延させて。

１ビツト遅延回路出力〔図示せず）として送出する。

これら２ビツト遅延回路出力（ｂ）、１ビツト遅延回路
出力、及びＥＳ出力データ（、）はそれぞれＤフリップ
フロップ１４，１５．及び１６に与えられる。

制御パルス発生部１７からＤフリップ７０ッグ１４゜１
５、及び１６に対して読み出しクロックの１／３の速度
の出力用クロック（第２図に示す）が与えられており、
各Ｄフリップフロップ１４，１５．及び１６はこの出力
用クロックによって動作する。このように、各Ｄフリッ
プフロップ１．４，１５．及び１６は読み出しクロック
の１／３の速度の出力用クロックで動作するから、２ビ
ツト遅延回路出力（ｂ）が与えられるＤフリップフロッ
プ１４では、２ビツト遅延回路出力（ｂ）のＡ、Ｄ及び
Ｇをこの順で選択する。この際、フォーマット変換も行
われて（出力用クロックは読み出しクロックの１／３の
速度であるから）出力データ（１０９）として出力され
る。

同様にして、Ｄフリラグフロップ１５は出力データＣ月
Ｏ）を出力し、Ｄフリップフロップ１６は出力データ（
ＩＩＩ）を出力する。

（発明の効果） 以上説明したように本発明では回路構成として論理素子
を用い、１つのＥ、Ｓ、を用いて多重データの分離・フ
ォーマット変換ができるため。

従来のように複数のＥ、Ｓ、を用いた多重データの分離
・フォーマット変換に比べて実装面積とコストを削減す
ることができる。

【図面の簡単な説明】

第１図は本発明に係わる多重データ分離・フォーマット
変換方式の一実施例を示す構成図。 第２図は第１図に示す多重データ分離・フォーマット変
換方式の動作を説明するためのタイムチャート、第３図
は従来の多重データ分離棒フパオーマット変換方式の構
成図、第４図は第３図に示す多重データ分離・フォーマ
ット変換方式の動作を説明するためのタイムチャートで
ある。 １１−°゛エラステイツクストアメモリ　Ｅ、　Ｓ、）
　。 １２・・・２ビツト遅延回路、１３・・・１ビツト遅延
回路。 １４、１５．１６・・・Ｄフリラグフロップ、１７・・
・制御信号発生回路（Ｐ、Ｇ、）　、　　１８・・・デ
ータ入力端子、　１９，２０゜２１・・・データ出力端
子。 第２図 第３図

Claims (1)

【特許請求の範囲】
1. １　Ｎ（Ｎは２以上の整数）のディジタルデータが時分
   割多重された多重データを前記Ｎ個のディジタルデータ
   に分離・フォーマット変換するために用いられ、前記多
   重データを記憶するメモリー手段と、該メモリー手段に
   接続され、互いに異なる遅延量を有するＮ個の遅延手段
   と、該Ｎ個の遅延手段に接続されたＮ個のＤフリップフ
   ロップと、少なくとも前記メモリ手段及び前記Ｄフリッ
   プフロップを制御する制御手段とを有し、該制御手段に
   よって予め定められた読み出し速度で前記多重データが
   読み出されて前記Ｎ個の遅延手段に与えられ、前記各遅
   延手段から互いに異なる遅延多重データを出力して、前
   記Ｄフリップフロップを前記予め定められた読み出し速
   度の１／Ｎの速度で駆動するようにしたことを特徴とす
   る多重データ分離・フォーマット変換方式。