JPH02206888A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH02206888A JPH02206888A JP1027961A JP2796189A JPH02206888A JP H02206888 A JPH02206888 A JP H02206888A JP 1027961 A JP1027961 A JP 1027961A JP 2796189 A JP2796189 A JP 2796189A JP H02206888 A JPH02206888 A JP H02206888A
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- JP
- Japan
- Prior art keywords
- ram
- multiplexer
- clock
- fifo
- address
- Prior art date
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- Pending
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- Microcomputers (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野］
この発明は、内蔵ＲＡＭを先入れ先出しくＦＭＦＯ）的
に使用可能としたマイクロコンピュータに関する。
に使用可能としたマイクロコンピュータに関する。
［従来の技術］
ファクシミリ等においては、データをＦＩＦＯ的に処理
するラインバッファを使用すれば、高速で画像処理行え
るが、このようなＦＩＦＯ機能を有するマイクロコンピ
ュータはないため、ＦＩＦＯメモリを使用してハードウ
ェアにて処理することになるが、このＦＩＦＯメモリは
、容量が少ない割には高価で汎用性もないため、通常は
１、汎用ＲＡＭを代用しており、そのために必要となる
ＲＡＭのアドレス管理は、プログラムによるソフトウェ
アにて行っている。
するラインバッファを使用すれば、高速で画像処理行え
るが、このようなＦＩＦＯ機能を有するマイクロコンピ
ュータはないため、ＦＩＦＯメモリを使用してハードウ
ェアにて処理することになるが、このＦＩＦＯメモリは
、容量が少ない割には高価で汎用性もないため、通常は
１、汎用ＲＡＭを代用しており、そのために必要となる
ＲＡＭのアドレス管理は、プログラムによるソフトウェ
アにて行っている。
［発明が解決しようとする課題］
その結果、ソフトウェアへの負担か大きくなり、又、Ｃ
ＰＵは、常にＲＡＭ対してアドレス管理しなくてはなら
ないために処理速度が低下するといった問題点があった
。
ＰＵは、常にＲＡＭ対してアドレス管理しなくてはなら
ないために処理速度が低下するといった問題点があった
。
この発明は、上述した問題点をなくすためになされたも
のであり、少ないハードウェアの追加で内蔵ＲＡＭを、
ＦＩＦＯ的にも利用可能としたマイクロコンピュータを
提供することを目的とする。
のであり、少ないハードウェアの追加で内蔵ＲＡＭを、
ＦＩＦＯ的にも利用可能としたマイクロコンピュータを
提供することを目的とする。
［課題を解決するための手段］
この発明のマイクロコンピュータは、内蔵ＲＡＭをＦＩ
ＦＯ的に使用可能としたマイクロコンピュータであって
、書込用のクロック及び読出用のクロックを作成するデ
コーダと、前記書込用クロックあるいは外部クロックの
いずれか一方を選択する第１のマルチプレクサと、前記
読出用クロックあるいは外部クロックのいずれか一方を
選択する第２のマルチプレクサと、前記第１及び第２の
マルチプレクサで選択されたクロックをそれぞれカウン
トする第１及び第２のカウンタと、アドレスバス、第１
及び第２のカウンタよりのいずれかのカウント値をＲＡ
Ｍのアドレスとして選択する第３のマルチプレクサと、
書き込むデータ数と読み出しデータ数とを等しくするた
めに、第１及び第２のカウンタより出力されるカウント
値を比較するコンパレータとを備えたことを特徴とする
。
ＦＯ的に使用可能としたマイクロコンピュータであって
、書込用のクロック及び読出用のクロックを作成するデ
コーダと、前記書込用クロックあるいは外部クロックの
いずれか一方を選択する第１のマルチプレクサと、前記
読出用クロックあるいは外部クロックのいずれか一方を
選択する第２のマルチプレクサと、前記第１及び第２の
マルチプレクサで選択されたクロックをそれぞれカウン
トする第１及び第２のカウンタと、アドレスバス、第１
及び第２のカウンタよりのいずれかのカウント値をＲＡ
Ｍのアドレスとして選択する第３のマルチプレクサと、
書き込むデータ数と読み出しデータ数とを等しくするた
めに、第１及び第２のカウンタより出力されるカウント
値を比較するコンパレータとを備えたことを特徴とする
。
［作用］
上記構成によれば、通常モードにおいては、第３のマル
チプレクサにより、アドレスバスを介しＣＰＵよりのア
ドレスが選択されてＲＡＭに送出され、これにより、Ｒ
ＡＭはランダムアクセスされる。
チプレクサにより、アドレスバスを介しＣＰＵよりのア
ドレスが選択されてＲＡＭに送出され、これにより、Ｒ
ＡＭはランダムアクセスされる。
一方、ＦＩＦＯモードにおいては、書込時でデコーダよ
り出力される書込クロックが第１のマルチプレクサで選
択されて第１のカウンタでカウントされることにより、
ＲＡＭをＦＩＦＯのＲＡＭとしてアクセスするためのア
ドレスとして第３のマルチプレクサを介してＲＡＭに与
えられる。又、続出時のときは、デコーダより出力され
る続出クロックが第２のマルチプレクサで選択され、そ
の選択された書込クロックは、第２のカウンタでカウン
トされることにより、ＲＡＭをＦＩＦＯのＲＡＭとして
アクセスするためのアドレスとして第３のマルチプレク
サを介してＲＡＭに与えられる。
り出力される書込クロックが第１のマルチプレクサで選
択されて第１のカウンタでカウントされることにより、
ＲＡＭをＦＩＦＯのＲＡＭとしてアクセスするためのア
ドレスとして第３のマルチプレクサを介してＲＡＭに与
えられる。又、続出時のときは、デコーダより出力され
る続出クロックが第２のマルチプレクサで選択され、そ
の選択された書込クロックは、第２のカウンタでカウン
トされることにより、ＲＡＭをＦＩＦＯのＲＡＭとして
アクセスするためのアドレスとして第３のマルチプレク
サを介してＲＡＭに与えられる。
そして、コンパレータにおいては、第１の及び第２のカ
ウンタにおけるカウント値から、ｌライン分のデータが
書き込まれたか、又、書き込んだデータが全て読み出さ
れたかの判定がなされる。
ウンタにおけるカウント値から、ｌライン分のデータが
書き込まれたか、又、書き込んだデータが全て読み出さ
れたかの判定がなされる。
［実施例］
マイクロコンピュータは、一般的にＣＰＵ周辺として、
ＲＡＭ、カウンタ、タイマを内蔵している。この内蔵の
ＲＡＭは、ＣＰＵのワーキングエリアとか、テンポラリ
−レジスタ、パラメータ記憶、スタックエリア等として
機能する。又、カウンタは、内部クロックによるインタ
ーバルタイマとか、外部クロックによるイベントカウン
タとして使用される。
ＲＡＭ、カウンタ、タイマを内蔵している。この内蔵の
ＲＡＭは、ＣＰＵのワーキングエリアとか、テンポラリ
−レジスタ、パラメータ記憶、スタックエリア等として
機能する。又、カウンタは、内部クロックによるインタ
ーバルタイマとか、外部クロックによるイベントカウン
タとして使用される。
この発明は、これらの既存のハードウェアを有効に利用
することにより、マルチプレクサ等の少数のハードウェ
アを追加するだけで、ＦＩＦＯ機能を持たせたマイクロ
コンピュータを実現しており、第１図にこの発明の一実
施例を示している。
することにより、マルチプレクサ等の少数のハードウェ
アを追加するだけで、ＦＩＦＯ機能を持たせたマイクロ
コンピュータを実現しており、第１図にこの発明の一実
施例を示している。
１は、書込用のクロック及び読出用のクロックを作成す
るデコーダであり、Ｍｌは、前記言逃用クロックあるい
は外部クロックのいずれか一方を選択するマルチプレク
サであり、Ｍ２は、前記読出用クロックあるいは外部ク
ロックのいずれか一方を選択するマルチプレクサである
。Ｃｔ及びＣ２は、マルチプレクサＭｌ及びＭ２で選択
されたクロックをそれぞれカウントするカウンタであり
、Ｍ３は、ＣＰＵ２よりのアドレス値、カウンタＣ１及
びＣ２よりのいずれかのカウント値を選択してＲＡＭ３
に与えるマルチプレクサである。４は、カウンタＣ１及
びＣ２より出力されるカウント値から、１ライン分のデ
ータが書き込まれたか、又、書き込んだデータが全て読
み出されたかを判定するコンパレータである。
るデコーダであり、Ｍｌは、前記言逃用クロックあるい
は外部クロックのいずれか一方を選択するマルチプレク
サであり、Ｍ２は、前記読出用クロックあるいは外部ク
ロックのいずれか一方を選択するマルチプレクサである
。Ｃｔ及びＣ２は、マルチプレクサＭｌ及びＭ２で選択
されたクロックをそれぞれカウントするカウンタであり
、Ｍ３は、ＣＰＵ２よりのアドレス値、カウンタＣ１及
びＣ２よりのいずれかのカウント値を選択してＲＡＭ３
に与えるマルチプレクサである。４は、カウンタＣ１及
びＣ２より出力されるカウント値から、１ライン分のデ
ータが書き込まれたか、又、書き込んだデータが全て読
み出されたかを判定するコンパレータである。
次に上記構成のマイクロコンピュータにおける動作を説
明する。
明する。
通常モードにおいては、マルチプレクサＭ３により、ア
ドレスバスを介しＣＰＵ２よりのアドレスが選択されて
ＲＡＭ３に送出される。これにより、ＲＡＭ３は、ＣＰ
Ｕ２によってランダムアクセスされる。カウンタＣ１，
Ｃ２には、イベントカウント時のクロック入力として、
それぞれマルチプレクサＭｌ、Ｍ２を介して外部クロッ
クが入力される。
ドレスバスを介しＣＰＵ２よりのアドレスが選択されて
ＲＡＭ３に送出される。これにより、ＲＡＭ３は、ＣＰ
Ｕ２によってランダムアクセスされる。カウンタＣ１，
Ｃ２には、イベントカウント時のクロック入力として、
それぞれマルチプレクサＭｌ、Ｍ２を介して外部クロッ
クが入力される。
ＦＩＦＯモードに切り換えたとき、書込時でデコーダｌ
より出力される書込クロックがマルチプレクサＭｌで選
択され、その選択された書込クロックは、カウンタＣ１
でカウントされることにより、ＲＡＭ３をＦＩＦＯのＲ
ＡＭとしてアクセスするためのアドレスとしてマルチプ
レクサＭ３を介してＲＡＭ３に与えられる。
より出力される書込クロックがマルチプレクサＭｌで選
択され、その選択された書込クロックは、カウンタＣ１
でカウントされることにより、ＲＡＭ３をＦＩＦＯのＲ
ＡＭとしてアクセスするためのアドレスとしてマルチプ
レクサＭ３を介してＲＡＭ３に与えられる。
一方、読出時のときは、デコーダ１より出力される続出
クロックがマルチプレクサＭ２で選択され、その選択さ
れた書込クロックは、カウンタＣ２でカウントされるこ
とにより、ＲＡＭ３をＦＩＦＯのＲＡＭとしてアクセス
するためのアドレスとしてマルチプレクサＭ３を介して
ＲＡＭ３に与えられる。
クロックがマルチプレクサＭ２で選択され、その選択さ
れた書込クロックは、カウンタＣ２でカウントされるこ
とにより、ＲＡＭ３をＦＩＦＯのＲＡＭとしてアクセス
するためのアドレスとしてマルチプレクサＭ３を介して
ＲＡＭ３に与えられる。
又、コンパレータ４においては、カウンタＣ１及びＣ２
におけるカウント値から、！ライン分のデータが書き込
まれたか、又、書き込んだデータが全て読み出されたか
の判定がなされる。
におけるカウント値から、！ライン分のデータが書き込
まれたか、又、書き込んだデータが全て読み出されたか
の判定がなされる。
このようにＦＩＦＯモードにおいては、ＲＡＭ３はＦＩ
ＦＯメモリとして機能する。尚、ＲＡＭ３の領域を分け
て、一方はランダムアクセス可能なメモリとし、他方は
ＦＩＦＯメモリとして使用することもできる。
ＦＯメモリとして機能する。尚、ＲＡＭ３の領域を分け
て、一方はランダムアクセス可能なメモリとし、他方は
ＦＩＦＯメモリとして使用することもできる。
［発明の効果］
以上説明したように、この発明は、マルチプレクサ等を
付加して内蔵ＲＡＭをＦ’ｌＦ’Ｏメモリとしてハード
ウェア的に利用可能としたので、ソフトウェアの負担が
低減し、又、処理速度が向上する。
付加して内蔵ＲＡＭをＦ’ｌＦ’Ｏメモリとしてハード
ウェア的に利用可能としたので、ソフトウェアの負担が
低減し、又、処理速度が向上する。
第１図はこの発明のマイクロコンピュータの一実施例を
示す制御ブロック図である。 ■・・・デコーダ、２ＣＰＵ・・・、３・・・ＲＡＭ、
４・・・コンパレータ、Ｍｌ−Ｍ３・・・マルチプレク
サ、ＣＩ、Ｃ２・・・カウンタ。
示す制御ブロック図である。 ■・・・デコーダ、２ＣＰＵ・・・、３・・・ＲＡＭ、
４・・・コンパレータ、Ｍｌ−Ｍ３・・・マルチプレク
サ、ＣＩ、Ｃ２・・・カウンタ。
Claims (1)
- （１）内蔵ＲＡＭをＦＩＦＯ的に使用可能としたマイク
ロコンピュータであって、書込用のクロック及び読出用
のクロックを作成するデコーダと、前記書込用クロック
あるいは外部クロックのいずれか一方を選択する第１の
マルチプレクサと、前記読出用クロックあるいは外部ク
ロックのいずれか一方を選択する第２のマルチプレクサ
と、前記第１及び第２のマルチプレクサで選択されたク
ロックをそれぞれカウントする第１及び第２のカウンタ
と、アドレスバス、第１及び第２のカウンタよりのいず
れかのカウント値をＲＡＭのアドレスとして選択する第
３のマルチプレクサと、書き込むデータ数と読み出しデ
ータ数とを等しくするために、第１及び第２のカウンタ
より出力されるカウント値を比較するコンパレータとを
備えたことを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1027961A JPH02206888A (ja) | 1989-02-07 | 1989-02-07 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1027961A JPH02206888A (ja) | 1989-02-07 | 1989-02-07 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02206888A true JPH02206888A (ja) | 1990-08-16 |
Family
ID=12235486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1027961A Pending JPH02206888A (ja) | 1989-02-07 | 1989-02-07 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02206888A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0540601A (ja) * | 1991-08-05 | 1993-02-19 | Nec Corp | アドレス生成回路 |
-
1989
- 1989-02-07 JP JP1027961A patent/JPH02206888A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0540601A (ja) * | 1991-08-05 | 1993-02-19 | Nec Corp | アドレス生成回路 |
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