JPH0542019B2 - - Google Patents
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- Publication number
- JPH0542019B2 JPH0542019B2 JP18636088A JP18636088A JPH0542019B2 JP H0542019 B2 JPH0542019 B2 JP H0542019B2 JP 18636088 A JP18636088 A JP 18636088A JP 18636088 A JP18636088 A JP 18636088A JP H0542019 B2 JPH0542019 B2 JP H0542019B2
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- JP
- Japan
- Prior art keywords
- memory
- microprocessor
- data
- interrupt
- management unit
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- 238000007726 management method Methods 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセツサを使用してデー
タ処理を行なう際のメモリ管理方法に関する。
タ処理を行なう際のメモリ管理方法に関する。
本発明は、データ処理を行ない、この処理され
たデータをモメモリにたくわえる処理を行なうマ
イクロプロセツサを用い、データ用メモリの管理
を高速に行なうために、データを用メモリを一定
の管理単位に区切ると共に、マイクロプロセツサ
が、前記データを前記データ用メモリに書き込み
あるいは読み出す場合に、割り込み式メモリ管理
回路により前記マイクロプロセツサのアドレスを
監視し、データ用メモリの前記管理単位の最終番
地を検出し、以後のデータ用メモリの書き込み動
作を禁止しマイクロプロセツサに対して割り込み
をかける。この割り込みをマイクロプロセツサが
受け、前記管理単位が終了したことを検出し、マ
イクロプロセツサは、前記割り込みを受けつけた
インストラクシヨンが、書き込みか読み出しか
と、最終番地から何回アクセスたかを、割り込み
式メモリ管理回路に保持されているフラグにより
判定し、１回のアクセスに対しては新たな管理単
位を用意してデータ処理を続け、複数回のアクセ
スに対しては、新たな管理単位を用意すると共に
新たな管理単位に対して前回の管理単位をこえて
読みこみを行なつた場合には、こえた回数分新た
な管理単位からデータを読みこみ、書きこみの場
合には、書き込み禁止を解除し、こえた回数分新
たな管理単位に対してデータを書きこみ処理をつ
づけるようにした。
たデータをモメモリにたくわえる処理を行なうマ
イクロプロセツサを用い、データ用メモリの管理
を高速に行なうために、データを用メモリを一定
の管理単位に区切ると共に、マイクロプロセツサ
が、前記データを前記データ用メモリに書き込み
あるいは読み出す場合に、割り込み式メモリ管理
回路により前記マイクロプロセツサのアドレスを
監視し、データ用メモリの前記管理単位の最終番
地を検出し、以後のデータ用メモリの書き込み動
作を禁止しマイクロプロセツサに対して割り込み
をかける。この割り込みをマイクロプロセツサが
受け、前記管理単位が終了したことを検出し、マ
イクロプロセツサは、前記割り込みを受けつけた
インストラクシヨンが、書き込みか読み出しか
と、最終番地から何回アクセスたかを、割り込み
式メモリ管理回路に保持されているフラグにより
判定し、１回のアクセスに対しては新たな管理単
位を用意してデータ処理を続け、複数回のアクセ
スに対しては、新たな管理単位を用意すると共に
新たな管理単位に対して前回の管理単位をこえて
読みこみを行なつた場合には、こえた回数分新た
な管理単位からデータを読みこみ、書きこみの場
合には、書き込み禁止を解除し、こえた回数分新
たな管理単位に対してデータを書きこみ処理をつ
づけるようにした。
従来、メモリの管理は、ソフトウエアにより、
管理単位の判定を行なわれるか、あるいは、専用
のメモリ管理素子又は、マイクロプロセツサに内
蔵されたメモリ管理素子により、マイクロプロセ
ツサのアドレス変換により行なわれていた。
管理単位の判定を行なわれるか、あるいは、専用
のメモリ管理素子又は、マイクロプロセツサに内
蔵されたメモリ管理素子により、マイクロプロセ
ツサのアドレス変換により行なわれていた。
従来方法の課題は、専用のメモリ管理素子を使
用する方法においては、マイクロプロセツサを高
性能なコンピユータとして使用することを目的と
しているため、コンピユータとして必要な機能を
すべてふくめている関係から、データの管理だけ
を行ないたいという用途にはコスト的に非常に高
くついていた。又、ソフトウエアでデータ用メモ
リの管理を行なう方法は、安価であはあるが、デ
ータの処理速度が遅くなつていた。
用する方法においては、マイクロプロセツサを高
性能なコンピユータとして使用することを目的と
しているため、コンピユータとして必要な機能を
すべてふくめている関係から、データの管理だけ
を行ないたいという用途にはコスト的に非常に高
くついていた。又、ソフトウエアでデータ用メモ
リの管理を行なう方法は、安価であはあるが、デ
ータの処理速度が遅くなつていた。
従来の課題を解決するために、本発明では、高
価なメモリ管理素子を使用せず、また高速にデー
タ処理を行なえるように、マイクロプロセツサに
標準で装備されている割り込みを使用し、データ
用メモリの管理を行なう構成とした。
価なメモリ管理素子を使用せず、また高速にデー
タ処理を行なえるように、マイクロプロセツサに
標準で装備されている割り込みを使用し、データ
用メモリの管理を行なう構成とした。
マイクロプロセツサが、メモリに対して書き込
みあるいは読み出しを行なうと、メモリ管理回路
がアドレスの監視を行ない、管理単位の最終番地
を検出すると、前記メモリ管理回路がマイクロプ
ロセツサに対して割り込みを発生する。割り込み
を受けたマイクロプロセツサは、前記管理単位の
終了を検出し、新たな管理単位を用意し、メモリ
管理回路が保持しているフラグにより、前記割り
込みを受けつけたインストラクシヨンの内容を判
定し、前記内容に応じた処理を行ない、データ処
理をつづける。
みあるいは読み出しを行なうと、メモリ管理回路
がアドレスの監視を行ない、管理単位の最終番地
を検出すると、前記メモリ管理回路がマイクロプ
ロセツサに対して割り込みを発生する。割り込み
を受けたマイクロプロセツサは、前記管理単位の
終了を検出し、新たな管理単位を用意し、メモリ
管理回路が保持しているフラグにより、前記割り
込みを受けつけたインストラクシヨンの内容を判
定し、前記内容に応じた処理を行ない、データ処
理をつづける。
以下、本発明の一実施例を図面に基づき説明す
る。
る。
第１図を用いて本発明の概略を説明する。
マイクロプロセツサ１がメモリ３に対してアク
セスを行なうと、アドレスバス１１、バス制御信
号１３および読み出し時にはデータバス１２が動
作し割り込み式メモリ管理回路２がこれを認識
し、あらかじめ決められたメモリ３の管理単位の
最終番地でなれば、割り込み式メモリ管理回路２
は、メモリ３に対してチツプセレクト１７、リー
ド１５またはライト１６に信号を発生させ通常の
アクセスが行われる。マイクロプロセツサ１がメ
モリ３に対して管理単位の最終番地をアクセスす
ると、割り込み式メモリ管理回路２は、メモリ３
に対して通常のアクセスすると同時にマイクロプ
ロセツサ１に対して割り込み１４を発生させる。
マイクロプロセツサ１は割り込みを前記アクセス
を行なつているインストラクシヨン中に認識し、
前記管理単位の終了を検出し、新たな管理単位を
用意し、割り込み式メモリ管理回路２が有する読
み出し書き込み区別フラグとアクセス回数区別フ
ラグにより前記インストラクシヨンの内容を判定
し、内容に応じた処理を行なつた後、再びデータ
処理が続けられる。
セスを行なうと、アドレスバス１１、バス制御信
号１３および読み出し時にはデータバス１２が動
作し割り込み式メモリ管理回路２がこれを認識
し、あらかじめ決められたメモリ３の管理単位の
最終番地でなれば、割り込み式メモリ管理回路２
は、メモリ３に対してチツプセレクト１７、リー
ド１５またはライト１６に信号を発生させ通常の
アクセスが行われる。マイクロプロセツサ１がメ
モリ３に対して管理単位の最終番地をアクセスす
ると、割り込み式メモリ管理回路２は、メモリ３
に対して通常のアクセスすると同時にマイクロプ
ロセツサ１に対して割り込み１４を発生させる。
マイクロプロセツサ１は割り込みを前記アクセス
を行なつているインストラクシヨン中に認識し、
前記管理単位の終了を検出し、新たな管理単位を
用意し、割り込み式メモリ管理回路２が有する読
み出し書き込み区別フラグとアクセス回数区別フ
ラグにより前記インストラクシヨンの内容を判定
し、内容に応じた処理を行なつた後、再びデータ
処理が続けられる。
次に本発明の実施例を第２図、第３図に基づい
て具体的に説明する。第２図は全体のブロツク図
を表わし、第３図は、割り込み式メモリ管理回路
２を詳細に表わした回路図である。
て具体的に説明する。第２図は全体のブロツク図
を表わし、第３図は、割り込み式メモリ管理回路
２を詳細に表わした回路図である。
本実施例では、マイクロプロセツサ１は、デー
タバス１２の幅が16ビツトとし、データ用メモリ
３へのアクセスは１ワード（16ビツト）単位で行
ない、データ用メモリ３をアクセスするインスト
ラクシヨンは、アクセス１回で行なわれる１ワー
ドアクセスまたはアクセス２回で行なわれる２ワ
ードアクセスとし、メモリの管理単位として２キ
ロバイトを使用する場合について説明する。マイ
クロプロセツサ１がデータ用メモリ３に対して書
き込み、あるいは読み出しを行なうと、マイクロ
プロセツサ１のバス制御信号１３およびアドレス
バス１１がアドレスデコーダ４に入力しアドレス
デコーダ４により、データ用メモリ選択信号
（RAMSELECT）２３が発生する。割り込み式
メモリ管理回路２は、選択信号２３を受けとり、
マイクロプロセツサ１のバス制御信号１３の一部
である。バス読み出し書き込み制御信号（Ｒ／
Ｗ）１８とともに、データ用メモリ３に対して、
メモリ制御信号である１７，１５，１
６を第３図のメモリＲ／Ｗコントロールブロツク
２Ｄより供給する。また割り込み式メモリ管理回
路２は、これと同時に、前記アクセスが、メモリ
管理単位の最終番地かどうかを第３図に示す
NANDゲート２Ａにより、アドレスバス１１の
うち下位のＡ１〜Ａ１０のアドレス線がすべて１
かどうかをもつて判定し、最終番地の場合には、
バスサイクルの開始にＦ／Ｆ２Ｂに０がラツチさ
れ、前記Ｆ／Ｆの出力がマイクロプロセツサ１へ
の割り込み（）１４となる。同時にＦ／Ｆ
２Ｃには、マイクロプロセツサ１にるアクセスが
読み出しか書き込みかの情報が保持される。バス
サイクルの終了時点には、Ｆ／Ｆ２Ｅが０とな
り、メモリ制御信号（）１６が禁止され以後
割り込みクリア信号（）２０がマイク
ロプロセツサ１からあたえられるまで、データ用
メモリ３を書きかえる動作は禁止される。Ｆ／Ｆ
２Ｆ，２Ｇはあらかじめ割り込みクリア信号
（）２０があたえられ、両方とも１が保
持されている。前記最終番地へアクセスが１ワー
ドで終了すると、Ｆ／Ｆ２Ｆには０、Ｆ／Ｆ２Ｇ
には１が保持され、前記最終番地へのアクセス
が、最終番地からの２ワードで行なわれると、
Ｆ／Ｆ２Ｆには０、Ｆ／Ｆ２Ｇには０が保持され
る。マイクロプロセツサ１は、割り込みを受けつ
けると、Ｆ／Ｆ２Ｂの出力Ｒ／Ｗフラグ１９、
Ｆ／Ｆ２Ｆの出力フラグＡ２４、Ｆ／Ｆ２Ｇの出
力フラグＢ２５をＩ／Ｏポート５をアドレスデコ
ーダ４を介し、ステータスリード信号
（）２１により読みこみ、割り込み
を受けつけたインストラクシヨンサイクルの内容
を判定する。Ｆ／Ｆ２Ｂ，２Ｆ，２Ｇの内容が、
101の場合には、読み込み処理で、メモリ管理単
位の最終番地で終了したことを示し、読み込み用
の新しい管理単位を用意し、割り込みクリア信号
（）２０を発行し、再度データ処理を続
行する。Ｆ／Ｆ２Ｂ，２Ｆ，２Ｇの内容が100の
場合には、読み込み処理で、メモリ管理単位の最
終番地をこえて１ワード読みこんだことを示し、
読み込み用の新しい管理単位を用意し、割り込み
クリア信号（）２０を発行し新しい管
理単位の１ワード目を、読み込み用にあらかじめ
設定されているマイクロプロセツサ１の内部レジ
スタに読み込み、再度データ処理を続行する。
001の場合には、101で示した処理が書き込みとし
てあつわかれて処理され、000の場合には001で示
した処理が書き込みとして処理される。
タバス１２の幅が16ビツトとし、データ用メモリ
３へのアクセスは１ワード（16ビツト）単位で行
ない、データ用メモリ３をアクセスするインスト
ラクシヨンは、アクセス１回で行なわれる１ワー
ドアクセスまたはアクセス２回で行なわれる２ワ
ードアクセスとし、メモリの管理単位として２キ
ロバイトを使用する場合について説明する。マイ
クロプロセツサ１がデータ用メモリ３に対して書
き込み、あるいは読み出しを行なうと、マイクロ
プロセツサ１のバス制御信号１３およびアドレス
バス１１がアドレスデコーダ４に入力しアドレス
デコーダ４により、データ用メモリ選択信号
（RAMSELECT）２３が発生する。割り込み式
メモリ管理回路２は、選択信号２３を受けとり、
マイクロプロセツサ１のバス制御信号１３の一部
である。バス読み出し書き込み制御信号（Ｒ／
Ｗ）１８とともに、データ用メモリ３に対して、
メモリ制御信号である１７，１５，１
６を第３図のメモリＲ／Ｗコントロールブロツク
２Ｄより供給する。また割り込み式メモリ管理回
路２は、これと同時に、前記アクセスが、メモリ
管理単位の最終番地かどうかを第３図に示す
NANDゲート２Ａにより、アドレスバス１１の
うち下位のＡ１〜Ａ１０のアドレス線がすべて１
かどうかをもつて判定し、最終番地の場合には、
バスサイクルの開始にＦ／Ｆ２Ｂに０がラツチさ
れ、前記Ｆ／Ｆの出力がマイクロプロセツサ１へ
の割り込み（）１４となる。同時にＦ／Ｆ
２Ｃには、マイクロプロセツサ１にるアクセスが
読み出しか書き込みかの情報が保持される。バス
サイクルの終了時点には、Ｆ／Ｆ２Ｅが０とな
り、メモリ制御信号（）１６が禁止され以後
割り込みクリア信号（）２０がマイク
ロプロセツサ１からあたえられるまで、データ用
メモリ３を書きかえる動作は禁止される。Ｆ／Ｆ
２Ｆ，２Ｇはあらかじめ割り込みクリア信号
（）２０があたえられ、両方とも１が保
持されている。前記最終番地へアクセスが１ワー
ドで終了すると、Ｆ／Ｆ２Ｆには０、Ｆ／Ｆ２Ｇ
には１が保持され、前記最終番地へのアクセス
が、最終番地からの２ワードで行なわれると、
Ｆ／Ｆ２Ｆには０、Ｆ／Ｆ２Ｇには０が保持され
る。マイクロプロセツサ１は、割り込みを受けつ
けると、Ｆ／Ｆ２Ｂの出力Ｒ／Ｗフラグ１９、
Ｆ／Ｆ２Ｆの出力フラグＡ２４、Ｆ／Ｆ２Ｇの出
力フラグＢ２５をＩ／Ｏポート５をアドレスデコ
ーダ４を介し、ステータスリード信号
（）２１により読みこみ、割り込み
を受けつけたインストラクシヨンサイクルの内容
を判定する。Ｆ／Ｆ２Ｂ，２Ｆ，２Ｇの内容が、
101の場合には、読み込み処理で、メモリ管理単
位の最終番地で終了したことを示し、読み込み用
の新しい管理単位を用意し、割り込みクリア信号
（）２０を発行し、再度データ処理を続
行する。Ｆ／Ｆ２Ｂ，２Ｆ，２Ｇの内容が100の
場合には、読み込み処理で、メモリ管理単位の最
終番地をこえて１ワード読みこんだことを示し、
読み込み用の新しい管理単位を用意し、割り込み
クリア信号（）２０を発行し新しい管
理単位の１ワード目を、読み込み用にあらかじめ
設定されているマイクロプロセツサ１の内部レジ
スタに読み込み、再度データ処理を続行する。
001の場合には、101で示した処理が書き込みとし
てあつわかれて処理され、000の場合には001で示
した処理が書き込みとして処理される。
本実施例ではデータバスの幅が16ビツトの場合
を例にとり説明を行なつたが、他のマイクロプロ
セツサの場合についてもほぼ同一の回路で実現で
き、また２回以上のアクセスについてもＦ／Ｆ２
Ｆ，Ｆ／Ｆ２Ｇの数を増やすことにより容易に実
現が可能である。
を例にとり説明を行なつたが、他のマイクロプロ
セツサの場合についてもほぼ同一の回路で実現で
き、また２回以上のアクセスについてもＦ／Ｆ２
Ｆ，Ｆ／Ｆ２Ｇの数を増やすことにより容易に実
現が可能である。
以上、本発明はデータ用メモリの管理を、非常
に少ない部品で構成できるため、専用のメモリ管
理素子等を使う場合に比べ安価に作成でき、また
本発明を使用しないでソフトウエアによりメモリ
管理を行なうと、管理単位の境界を判定するた
め、１データごとにメモリアドレスの比較のイン
ストラクシヨンが入る為、非常に遅くなる。本発
明を使用することにより比較のイントラクシヨン
がなくなり、高速処理が実現できるという効果を
有する。
に少ない部品で構成できるため、専用のメモリ管
理素子等を使う場合に比べ安価に作成でき、また
本発明を使用しないでソフトウエアによりメモリ
管理を行なうと、管理単位の境界を判定するた
め、１データごとにメモリアドレスの比較のイン
ストラクシヨンが入る為、非常に遅くなる。本発
明を使用することにより比較のイントラクシヨン
がなくなり、高速処理が実現できるという効果を
有する。
第１図は、本発明の概略を表わすブロツク図、
第２図は、本発明の実施例を表わすブロツク図、
第３図は、本発明の実施例を表わす回路図であ
る。 １……マイクロプロセツサ、２……割り込み式
メモリ管理回路、３……データ用メモリ、４……
アドレスデコーダ、５……Ｉ／Ｏポート。
第２図は、本発明の実施例を表わすブロツク図、
第３図は、本発明の実施例を表わす回路図であ
る。 １……マイクロプロセツサ、２……割り込み式
メモリ管理回路、３……データ用メモリ、４……
アドレスデコーダ、５……Ｉ／Ｏポート。
Claims (1)
- １ データ用のメモリを一定の単位に区切つてメ
モリ管理を行なう方法において、マイクロプロセ
ツサが、前記データを前記メモリに書き込みある
いは読み出す場合に、前記マイクロプロセツサの
アドレスを監視し、前記メモリの前記管理単位の
最終番地を検出し、前記マイクロプロセツサに対
して割り込みを発生させると同時に、最終番地ア
クセス後は、前記メモリへの書き込みを禁止さ
せ、最終番地へのアクセスが読み込みかを区別す
るフラグを保持し、前記割り込みを発生させたイ
ンストラクシヨンが、最終番地から何回アクセス
を行なつたかを示すフラグを保持することによ
り、データ用のメモリの管理を行なうメモリ管理
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18636088A JPH0236442A (ja) | 1988-07-26 | 1988-07-26 | メモリ管理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18636088A JPH0236442A (ja) | 1988-07-26 | 1988-07-26 | メモリ管理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0236442A JPH0236442A (ja) | 1990-02-06 |
| JPH0542019B2 true JPH0542019B2 (ja) | 1993-06-25 |
Family
ID=16187010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18636088A Granted JPH0236442A (ja) | 1988-07-26 | 1988-07-26 | メモリ管理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0236442A (ja) |
-
1988
- 1988-07-26 JP JP18636088A patent/JPH0236442A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0236442A (ja) | 1990-02-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |