JPH02208765A - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPH02208765A JPH02208765A JP1030210A JP3021089A JPH02208765A JP H02208765 A JPH02208765 A JP H02208765A JP 1030210 A JP1030210 A JP 1030210A JP 3021089 A JP3021089 A JP 3021089A JP H02208765 A JPH02208765 A JP H02208765A
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- JP
- Japan
- Prior art keywords
- control
- input
- control mechanism
- microprogram
- output
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はホスト計算機と複数台の入出力装置（以下、
Ｉｌｏと略記する）との間に接続される入出力制御装置
に関するものである。
Ｉｌｏと略記する）との間に接続される入出力制御装置
に関するものである。
［従来の技術］
従来のこの種の装置としては第２図に示すものがあった
。第２図は従来のこの種の入出力制御装置の構成を示す
ブロック図で、図において（２）は接続機構で、ホスト
計算機（図示せず）との間のインタフェースを構成して
いる。（３ａ）はそれぞれＩ／Ｏ制御機構、（４ａ）は
それぞれＩ／Ｏ制御機構（３ａ）内に内蔵されたマイク
ロプログラムを格納するためのＲＯＭ、（５）はそれぞ
れ工／Ｏ（図示せず）と接続されたインタフェースケー
ブル、（６）は制御信号、（７）はデータ信号を示す。
。第２図は従来のこの種の入出力制御装置の構成を示す
ブロック図で、図において（２）は接続機構で、ホスト
計算機（図示せず）との間のインタフェースを構成して
いる。（３ａ）はそれぞれＩ／Ｏ制御機構、（４ａ）は
それぞれＩ／Ｏ制御機構（３ａ）内に内蔵されたマイク
ロプログラムを格納するためのＲＯＭ、（５）はそれぞ
れ工／Ｏ（図示せず）と接続されたインタフェースケー
ブル、（６）は制御信号、（７）はデータ信号を示す。
第２図ではＩ／Ｏ制御機構（３ａ）が５台実装されてい
る例を示し、各Ｉ／Ｏ制御機楕（３ａ）は接続機構（２
）を通して、ホスト計算機と制御信号、データ信号の授
受を行い、それぞれインタフェースケーブル（５）を介
して接続されたＩｌｏを制御している。
る例を示し、各Ｉ／Ｏ制御機楕（３ａ）は接続機構（２
）を通して、ホスト計算機と制御信号、データ信号の授
受を行い、それぞれインタフェースケーブル（５）を介
して接続されたＩｌｏを制御している。
次に動作について説明する。各Ｉ／Ｏ制御機構（３ａ）
にはそれぞれ制御用のマイクロプログラムが格納された
Ｒ ＯＭ （４ａ）が内蔵されており、入出力制御装置
に電源が投入されることで、各Ｉ／Ｏ制御機構（３ａ）
はそれぞれのマイクロプログラムを読み出して、このマ
イクロプログラムに従い稼働状態となる。各Ｉ／Ｏ制御
機構（３ａ）が稼働状態になると、接続機構（２）を介
して、ホスト計算機に対し制御信号（６）やデータ信号
（７）の授受が可能となり、ホスト計算機と各Ｉ／Ｏと
の間で各種のデータの入出力を行ったり、Ｉｌｏからの
データをホスト計算機に表示したりすることができるよ
うになる。
にはそれぞれ制御用のマイクロプログラムが格納された
Ｒ ＯＭ （４ａ）が内蔵されており、入出力制御装置
に電源が投入されることで、各Ｉ／Ｏ制御機構（３ａ）
はそれぞれのマイクロプログラムを読み出して、このマ
イクロプログラムに従い稼働状態となる。各Ｉ／Ｏ制御
機構（３ａ）が稼働状態になると、接続機構（２）を介
して、ホスト計算機に対し制御信号（６）やデータ信号
（７）の授受が可能となり、ホスト計算機と各Ｉ／Ｏと
の間で各種のデータの入出力を行ったり、Ｉｌｏからの
データをホスト計算機に表示したりすることができるよ
うになる。
［発明が解決しようとする課題］
上記のような従来の入出力制御装置は以上のように構成
されているので、Ｉ／Ｏ制御機構のマイクロプログラム
を変更する場合には、それぞれのマイクロプログラムを
変更する必要があり、また副番管理などの保守面で混乱
が生じる可能性がある。さらにＲＯＭの読み出しスピー
ドが遅いために処理速度が制限されてしまう等の問題が
ある。
されているので、Ｉ／Ｏ制御機構のマイクロプログラム
を変更する場合には、それぞれのマイクロプログラムを
変更する必要があり、また副番管理などの保守面で混乱
が生じる可能性がある。さらにＲＯＭの読み出しスピー
ドが遅いために処理速度が制限されてしまう等の問題が
ある。
マイクロプログラムを格納した外部記憶装置からイニシ
ャル・プログラム・ローディングによって主記憶装置上
のＲＡＭヘロードする動作は、例えば特開昭６２−２５
３５３号公報「マイクロプログラムロード方式」に開示
されているように、従来から広く行われている所である
が、Ｉｌｏを制御するためのＩ／Ｏ制御機構には、上述
のように各ＩＯ制御機構それぞれにＲＯＭが内蔵されて
いるため、上記のような問題点があった。
ャル・プログラム・ローディングによって主記憶装置上
のＲＡＭヘロードする動作は、例えば特開昭６２−２５
３５３号公報「マイクロプログラムロード方式」に開示
されているように、従来から広く行われている所である
が、Ｉｌｏを制御するためのＩ／Ｏ制御機構には、上述
のように各ＩＯ制御機構それぞれにＲＯＭが内蔵されて
いるため、上記のような問題点があった。
この発明はかかる課題を解決するためになされたもので
、Ｉ／Ｏ制御機構の実装台数に関係なく、−括してマイ
クロプログラムの保守や変更を行うことができ、且つ処
理速度の速い入出力制御装置を得ることを目的としてい
る。
、Ｉ／Ｏ制御機構の実装台数に関係なく、−括してマイ
クロプログラムの保守や変更を行うことができ、且つ処
理速度の速い入出力制御装置を得ることを目的としてい
る。
［発明が解決しようとする課題］
この発明にかかる入出力制御装置は、Ｉ／Ｏ制御機構と
は別に、Ｉ／Ｏ制御機構を稼働させるマイクロプログラ
ムを格納するＲＯＭを持つ記憶機構を備え、各Ｉ／Ｏ制
御機構にはＲＡＭを内蔵させることとした。
は別に、Ｉ／Ｏ制御機構を稼働させるマイクロプログラ
ムを格納するＲＯＭを持つ記憶機構を備え、各Ｉ／Ｏ制
御機構にはＲＡＭを内蔵させることとした。
［作用］
この発明においては記憶機構を備え、各Ｉ／Ｏ制御機構
にはＲＡＭを内蔵させることとし、電源投入時にこのＲ
ＡＭへマイクロプログラムをロードすることとしたので
、各Ｉ／Ｏ制御機構を稼働させるプログラムを一つのＲ
ＯＭに格納することが可能となる。
にはＲＡＭを内蔵させることとし、電源投入時にこのＲ
ＡＭへマイクロプログラムをロードすることとしたので
、各Ｉ／Ｏ制御機構を稼働させるプログラムを一つのＲ
ＯＭに格納することが可能となる。
［実施例コ
以下、この発明の実施例を図面について説明する。第１
図はこの発明の一実施例を示すブロック図で、第２図と
同一符号は同−又は相当部分を示し、（１）は記憶機構
、（３）はそれぞれこの実施例におけるＩ／Ｏ制御機構
、（４）はそれぞれＩ／Ｏ制御機構（３）に内蔵された
ＲＡＭ、（１１）はカウンタ、（１２）はアドレスジェ
ネレータ、＜１３）はＥＰＲＯＭ （ｅｒａｓａｂｌｅ
ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ ）であり、記憶機
構（１）はカウンタ（１１）、アドレスジェネレータ（
１２）、 Ｅ Ｆ ＲＯＭ （１３）により構成されて
いる。
図はこの発明の一実施例を示すブロック図で、第２図と
同一符号は同−又は相当部分を示し、（１）は記憶機構
、（３）はそれぞれこの実施例におけるＩ／Ｏ制御機構
、（４）はそれぞれＩ／Ｏ制御機構（３）に内蔵された
ＲＡＭ、（１１）はカウンタ、（１２）はアドレスジェ
ネレータ、＜１３）はＥＰＲＯＭ （ｅｒａｓａｂｌｅ
ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ ）であり、記憶機
構（１）はカウンタ（１１）、アドレスジェネレータ（
１２）、 Ｅ Ｆ ＲＯＭ （１３）により構成されて
いる。
次に動作について説明する。入出力制御装置に電源が投
入されると記憶機構（１）内のカウンタ（１１）が働き
、十分なセットアツプタイムを経て、アドレスジェネレ
ータ（１２）により予め定められたアドレスが、Ｅ Ｐ
ＲＯＭ （１３）へ送出され、ＥＰＲＯＭ （１３）
に格納されているマイクロプログラムが順次共有バス上
へ送出される。
入されると記憶機構（１）内のカウンタ（１１）が働き
、十分なセットアツプタイムを経て、アドレスジェネレ
ータ（１２）により予め定められたアドレスが、Ｅ Ｐ
ＲＯＭ （１３）へ送出され、ＥＰＲＯＭ （１３）
に格納されているマイクロプログラムが順次共有バス上
へ送出される。
各Ｉ／Ｏ制御機構は送られてきたマイクロプログラムの
内容を順次自己のＲＡ Ｍ （４）へ記憶して行き、全
てのＩ／Ｏ制御機構（３）がマイクロプログラムを記憶
し終えることによって、ロードを終える。次に、各Ｉ／
Ｏ制御機構（３）はロードされたマイクロプログラムを
順次読み出して実行し、稼働状態となる。
内容を順次自己のＲＡ Ｍ （４）へ記憶して行き、全
てのＩ／Ｏ制御機構（３）がマイクロプログラムを記憶
し終えることによって、ロードを終える。次に、各Ｉ／
Ｏ制御機構（３）はロードされたマイクロプログラムを
順次読み出して実行し、稼働状態となる。
各Ｉ／Ｏ制御機構（３）が稼働状態になると、接続機構
（２）を介してホスト計算機に対し制御信号（６）やデ
ータ信号（７）の授受が可能となり、ホスト計算機とＩ
ｌｏとの間で各種のデータの入出力を行ったり、Ｉｌｏ
からのデータをホスト計算機に表示したりすることがで
きるようになるやなお上記実施例では、記憶機構でマイ
クロプログラムを格納しておくためにＥＰＲＯＭを使用
しているが、これはマイクロプログラムの内容に変更が
生じた場合に書き換えを容易にするためであリ、他のＦ
ＲＯＭを使用してもよく、書き換えが必要ない場合には
その他のＲＯＭを使用することもできる。
（２）を介してホスト計算機に対し制御信号（６）やデ
ータ信号（７）の授受が可能となり、ホスト計算機とＩ
ｌｏとの間で各種のデータの入出力を行ったり、Ｉｌｏ
からのデータをホスト計算機に表示したりすることがで
きるようになるやなお上記実施例では、記憶機構でマイ
クロプログラムを格納しておくためにＥＰＲＯＭを使用
しているが、これはマイクロプログラムの内容に変更が
生じた場合に書き換えを容易にするためであリ、他のＦ
ＲＯＭを使用してもよく、書き換えが必要ない場合には
その他のＲＯＭを使用することもできる。
またＩ／Ｏ制御機構に内蔵するＲＡＭは、スタティック
ＲＡＭ、ダイナミックＲＡＭのどちらでもよい。
ＲＡＭ、ダイナミックＲＡＭのどちらでもよい。
［発明の効果］
この発明は以上説明したように、記憶機構を設け、この
記憶機構にマイクロプログラムを格納しておき、電源投
入時に各Ｉ／Ｏ制御機構が備えたＲＡＭヘロードさせる
ようにしたので、Ｉ／Ｏ制御機構の実装台数に関係なく
一括してマイクロプログラムの保守や変更を行うことが
でき、装置の信頼性を向上させるとともに、処理速度の
高速化が図れるという効果がある。
記憶機構にマイクロプログラムを格納しておき、電源投
入時に各Ｉ／Ｏ制御機構が備えたＲＡＭヘロードさせる
ようにしたので、Ｉ／Ｏ制御機構の実装台数に関係なく
一括してマイクロプログラムの保守や変更を行うことが
でき、装置の信頼性を向上させるとともに、処理速度の
高速化が図れるという効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
は従来の装置を示すブロック図。 （１）は記憶機構、（２）は接続機構、（３）はそれぞ
れＩ／Ｏ制御機構、（４）はそれぞれＲＡＭ、（５）は
それぞれインタフェースケーブル、（６）は制御信号、
（７）はデータ信号、（１１）はカウンタ、（１２）は
アドレスジェネレータ、（１３）はＥＰＲＯＭ。 なお、各図中同一符号は同−又は相当部分を示すものと
する。
は従来の装置を示すブロック図。 （１）は記憶機構、（２）は接続機構、（３）はそれぞ
れＩ／Ｏ制御機構、（４）はそれぞれＲＡＭ、（５）は
それぞれインタフェースケーブル、（６）は制御信号、
（７）はデータ信号、（１１）はカウンタ、（１２）は
アドレスジェネレータ、（１３）はＥＰＲＯＭ。 なお、各図中同一符号は同−又は相当部分を示すものと
する。
Claims (1)
- 【特許請求の範囲】 ホスト計算機と各入出力装置（以下、Ｉ／Ｏという）と
の間に接続され、プログラムを自ら読み出してこのプロ
グラムにより動作する複数台のＩ／Ｏ制御機構を持つ入
出力制御装置において、上記プログラムを格納したＲＯ
Ｍとこのプログラムを装置の起動時に上記複数台のＩ／
Ｏ制御機構へ転送する手段とを持つ記憶機構、 上記複数台のＩ／Ｏ制御機構それぞれに内蔵され、転送
されたプログラムを格納するためのＲＡＭ、 を備えたことを特徴とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030210A JPH02208765A (ja) | 1989-02-09 | 1989-02-09 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030210A JPH02208765A (ja) | 1989-02-09 | 1989-02-09 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02208765A true JPH02208765A (ja) | 1990-08-20 |
Family
ID=12297370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030210A Pending JPH02208765A (ja) | 1989-02-09 | 1989-02-09 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02208765A (ja) |
-
1989
- 1989-02-09 JP JP1030210A patent/JPH02208765A/ja active Pending
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