JPH02210570A - 処理装置間通信方式 - Google Patents
処理装置間通信方式Info
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- JPH02210570A JPH02210570A JP3148289A JP3148289A JPH02210570A JP H02210570 A JPH02210570 A JP H02210570A JP 3148289 A JP3148289 A JP 3148289A JP 3148289 A JP3148289 A JP 3148289A JP H02210570 A JPH02210570 A JP H02210570A
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- 238000004891 communication Methods 0.000 title claims abstract description 16
- 230000015654 memory Effects 0.000 claims abstract description 94
- 230000009977 dual effect Effects 0.000 claims abstract description 90
- 238000012790 confirmation Methods 0.000 claims abstract description 25
- 238000012546 transfer Methods 0.000 claims abstract description 24
- 230000010365 information processing Effects 0.000 claims abstract description 19
- 238000012545 processing Methods 0.000 claims description 102
- 238000000034 method Methods 0.000 claims description 12
- 238000012544 monitoring process Methods 0.000 claims description 12
- 230000002093 peripheral effect Effects 0.000 abstract description 4
- 230000004044 response Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
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- Multi Processors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
二組の処理装置がデュアルポートメモリを介して相互に
通信を行う情報処理システムにおける処理装置間通信方
式に関し、 デュアルポートメモリを介して二組の処理装置が相互に
通信を行う情報処理システムの経済性を、極力向上する
ことを目的とし、 一方の処理装置に、デュアルポートメモリの記憶領域を
初期化する初期化手段と、初期化手段がデュアルポート
メモリの初期化を完了した後に、デュアルポートメモリ
の初期化完了を通知する完了情報を、デュアルポートメ
モリ内の予め定められた完了情報格納領域に周期的に格
納すると共に、デュアルポートメモリ内の予め定められ
た確認情報格納領域の格納内容を監視し、他方の処理装
置が格納したデュアルポートメモリの初期化完了を確認
したことを示す完了確認情報を検出した場合に、完了情
報格納領域に対する完了情報の格納を停止する初期化完
了通知手段とを設け、他方の処理装置に、デュアルポー
トメモリ内の完了情報格納領域の格納内容を一旦抹消し
た後、完了情報格納領域の格納内容を監視する初期化完
了監視手段と、初期化完了監視手段が完了情報格納領域
内に完了情報を検出した場合に、完了確認情報を確認情
報格納領域に格納する完了確認通知手段とを設け、且つ
各処理装置に、デュアルポートメモリを介して相互に通
信を行う場合に、デュアルポートメモリ内の予め定めら
れた転送情報格納領域に、通信に必要とする制御情報を
格納する処理装置間情報転送手段をそれぞれ設ける様に
構成する。
通信を行う情報処理システムにおける処理装置間通信方
式に関し、 デュアルポートメモリを介して二組の処理装置が相互に
通信を行う情報処理システムの経済性を、極力向上する
ことを目的とし、 一方の処理装置に、デュアルポートメモリの記憶領域を
初期化する初期化手段と、初期化手段がデュアルポート
メモリの初期化を完了した後に、デュアルポートメモリ
の初期化完了を通知する完了情報を、デュアルポートメ
モリ内の予め定められた完了情報格納領域に周期的に格
納すると共に、デュアルポートメモリ内の予め定められ
た確認情報格納領域の格納内容を監視し、他方の処理装
置が格納したデュアルポートメモリの初期化完了を確認
したことを示す完了確認情報を検出した場合に、完了情
報格納領域に対する完了情報の格納を停止する初期化完
了通知手段とを設け、他方の処理装置に、デュアルポー
トメモリ内の完了情報格納領域の格納内容を一旦抹消し
た後、完了情報格納領域の格納内容を監視する初期化完
了監視手段と、初期化完了監視手段が完了情報格納領域
内に完了情報を検出した場合に、完了確認情報を確認情
報格納領域に格納する完了確認通知手段とを設け、且つ
各処理装置に、デュアルポートメモリを介して相互に通
信を行う場合に、デュアルポートメモリ内の予め定めら
れた転送情報格納領域に、通信に必要とする制御情報を
格納する処理装置間情報転送手段をそれぞれ設ける様に
構成する。
本発明は、二組の処理装置がデュアルポートメモリを介
して相互に通信を行う情報処理システムにおける処理装
置間通信方式に関する。
して相互に通信を行う情報処理システムにおける処理装
置間通信方式に関する。
複数の処理装置を使用するマルチプロセッサ形式の情報
処理システムにおいて、二組の独立したアクセス系統（
ポート）を有するデュアルポートメモリが、二組の処理
装置が相互に通信を行う為に有効に利用されている。
処理システムにおいて、二組の独立したアクセス系統（
ポート）を有するデュアルポートメモリが、二組の処理
装置が相互に通信を行う為に有効に利用されている。
第５図は従来ある情報処理システムの一例を示す図であ
る。
る。
第５図において、二組の処理装置（ＣＰＵ）１および２
が相互に通信を行う為に、−組のデュアルポートメモリ
（ＤＰＭ）３の他に二組の制御用レジスタ（ＲＥＧ）
４および５が設けられている。
が相互に通信を行う為に、−組のデュアルポートメモリ
（ＤＰＭ）３の他に二組の制御用レジスタ（ＲＥＧ）
４および５が設けられている。
例えば処理装置（ＣＰＵ）１が電源投入時にデュアルポ
ートメモリ （ＤＰＭ）３の初期化を行うものとすると
、先ず処理装置（ＣＰＵ）１は制御用レジスタ（ＲＥＧ
）４の蓄積内容が電源投入時に論理“０”にリセットさ
れた状態で、デュアルポートメモリ （ＤＰＭ）３の記
憶領域の初期化を開始する。
ートメモリ （ＤＰＭ）３の初期化を行うものとすると
、先ず処理装置（ＣＰＵ）１は制御用レジスタ（ＲＥＧ
）４の蓄積内容が電源投入時に論理“０”にリセットさ
れた状態で、デュアルポートメモリ （ＤＰＭ）３の記
憶領域の初期化を開始する。
一方処理装置（ＣＰＵ）２は、制御用レジスタ（ＲＥＧ
）４の蓄積内容を監視し、蓄積内容が論理“０″である
間は、デュアルポートメモリ （ＤＰＭ）３を用いて処
理装置（ＣＰＵ）１に対する通信を開始しない。
）４の蓄積内容を監視し、蓄積内容が論理“０″である
間は、デュアルポートメモリ （ＤＰＭ）３を用いて処
理装置（ＣＰＵ）１に対する通信を開始しない。
やがてデュアルポートメモリ （ＤＰＭ）３の全記憶領
域の初期化を完了した処理装置（ＣＰ Ｕ）１は、制御
用レジスタ（ＲＥＧ）４にデュアルポートメモリ （Ｄ
ＰＭ）３の初期化完了を示す完了情報Ｃ＋ （≠“Ｏ
″）を蓄積する。
域の初期化を完了した処理装置（ＣＰ Ｕ）１は、制御
用レジスタ（ＲＥＧ）４にデュアルポートメモリ （Ｄ
ＰＭ）３の初期化完了を示す完了情報Ｃ＋ （≠“Ｏ
″）を蓄積する。
処理装置（ＣＰＵ）２は、制御用レジスタ（ＲＥＧ）４
に完了情報ＣＩが蓄積されたことを検出すると、デュア
ルポートメモリ （ＤＰＭ）３の初期化完了を確認し、
以後デュアルポートメモリ（ＤＰＭ）３を用いて処理装
置（ＣＰ’Ｕ）１に対する通信を開始する。
に完了情報ＣＩが蓄積されたことを検出すると、デュア
ルポートメモリ （ＤＰＭ）３の初期化完了を確認し、
以後デュアルポートメモリ（ＤＰＭ）３を用いて処理装
置（ＣＰ’Ｕ）１に対する通信を開始する。
例えば処理装置（ＣＰＵ）２が処理装置（ＣＰＵ）１に
対して成るコマンドＣを転送する場合には、デュアルポ
ートメモリ （ＤＰＭ）３内の、処理装置（ＣＰＵ）２
から処理装置（ＣＰＵ）１への転送情報を格納するデー
タ領域Ａ ｐ ｚにコマンドＣを格納した後、制御用レ
ジスタ（ＲＥＧ）５に、デュアルポートメモリ （ＤＰ
Ｍ）３のデータ領域Ａ１２に転送情報が格納されている
ことを示す通知フラグＦ。を蓄積する。
対して成るコマンドＣを転送する場合には、デュアルポ
ートメモリ （ＤＰＭ）３内の、処理装置（ＣＰＵ）２
から処理装置（ＣＰＵ）１への転送情報を格納するデー
タ領域Ａ ｐ ｚにコマンドＣを格納した後、制御用レ
ジスタ（ＲＥＧ）５に、デュアルポートメモリ （ＤＰ
Ｍ）３のデータ領域Ａ１２に転送情報が格納されている
ことを示す通知フラグＦ。を蓄積する。
処理装置（ＣＰＵ）１は、制御用レジスフ（ＲＥＧ）５
の蓄積内容を監視しており、通知フラグＦ、が蓄積され
たことを検出すると、デュアルポートメモリ （ＤＰＭ
）３のデータ領域ＡＤ２に格納されているコマンドＣを
抽出し、コマンドＣにより指定された処理を実行した後
、コマンドＣに基づく処理結果を示す応答情ａＲをデュ
アルポートメモリ （ＤＰＭ）３の、処理語！（ＣＰＵ
）１から処理装置（ＣＰＵ）２への転送情報を格納する
データ領域Ａ ｐ １に格納した後、制御用レジスタ（
ＲＥＧ）４に、デュアルポートメモリ （ＤＰＭ）３の
データ領域Ａ□に転送情報が格納されていることを示す
応答フラグＦｌを蓄積する。
の蓄積内容を監視しており、通知フラグＦ、が蓄積され
たことを検出すると、デュアルポートメモリ （ＤＰＭ
）３のデータ領域ＡＤ２に格納されているコマンドＣを
抽出し、コマンドＣにより指定された処理を実行した後
、コマンドＣに基づく処理結果を示す応答情ａＲをデュ
アルポートメモリ （ＤＰＭ）３の、処理語！（ＣＰＵ
）１から処理装置（ＣＰＵ）２への転送情報を格納する
データ領域Ａ ｐ １に格納した後、制御用レジスタ（
ＲＥＧ）４に、デュアルポートメモリ （ＤＰＭ）３の
データ領域Ａ□に転送情報が格納されていることを示す
応答フラグＦｌを蓄積する。
制御用レジスタ（ＲＥＧ）４の蓄積内容を監視している
処理装置（ＣＰＵ）２は、制御用レジスタ（ＲＥＧ）４
に応答フラグＦ、が蓄積されたことを検出すると、デュ
アルポートメモリ （ＤＰＭ）３のデータ領域ＡＤ＋に
格納されている応答情報Ｒを抽出し、処理装置（ＣＰＵ
）１によるコマンドＣの処理結果を確認する。
処理装置（ＣＰＵ）２は、制御用レジスタ（ＲＥＧ）４
に応答フラグＦ、が蓄積されたことを検出すると、デュ
アルポートメモリ （ＤＰＭ）３のデータ領域ＡＤ＋に
格納されている応答情報Ｒを抽出し、処理装置（ＣＰＵ
）１によるコマンドＣの処理結果を確認する。
以上の説明から明らかな如く、従来ある情報処理システ
ムにおいては、処理装置（ＣＰＵ）１および２がデュア
ルポートメモリ （ＤＰＭ）３を介して通信を行う為に
、制御用レジスフ（ＲＥＧ）４および５を設ける必要が
あり、更に制御用レジスタ（ＲＥＧ）４および５に関連
するアドレスデコーダ等の周辺回路が増加し、当該情報
処理システムの経済性を損なう問題点があった。
ムにおいては、処理装置（ＣＰＵ）１および２がデュア
ルポートメモリ （ＤＰＭ）３を介して通信を行う為に
、制御用レジスフ（ＲＥＧ）４および５を設ける必要が
あり、更に制御用レジスタ（ＲＥＧ）４および５に関連
するアドレスデコーダ等の周辺回路が増加し、当該情報
処理システムの経済性を損なう問題点があった。
なお制御用レジスタ（ＲＥＧ）４および５の代わりに、
デュアルポートメモリ （ＤＰＭ）３の特定領域を流用
することも考慮されるが、電源投入時には、デュアルポ
ートメモリ （ＤＰＭ）３の記憶内容は不確定となり、
制御用レジスタ（ＲＥＧ）４および５の如く論理“０”
に設定されるとは限らぬ為、前述の如く一方の処理装置
（ＣＰＵ）１によるデュアルポートメモリ （ＤＰＭ）
３の初期化の完了を、他方の処理装置（ＣＰＵ）２に伝
達する為の解決策とはならない。
デュアルポートメモリ （ＤＰＭ）３の特定領域を流用
することも考慮されるが、電源投入時には、デュアルポ
ートメモリ （ＤＰＭ）３の記憶内容は不確定となり、
制御用レジスタ（ＲＥＧ）４および５の如く論理“０”
に設定されるとは限らぬ為、前述の如く一方の処理装置
（ＣＰＵ）１によるデュアルポートメモリ （ＤＰＭ）
３の初期化の完了を、他方の処理装置（ＣＰＵ）２に伝
達する為の解決策とはならない。
本発明は、デュアルポートメモリを介して二組の処理装
置が相互に通信を行う情報処理システムの経済性を、極
力向上することを目的とする。
置が相互に通信を行う情報処理システムの経済性を、極
力向上することを目的とする。
第１図は本発明の原理を示す図である。
第１図において、１および２は本発明の対象となる情報
処理システムを構成する二組の処理装置であり、３は処
理装置１および２が相互に通信を行う為に使用されるデ
ュアルポートメモリである。
処理システムを構成する二組の処理装置であり、３は処
理装置１および２が相互に通信を行う為に使用されるデ
ュアルポートメモリである。
１０１は、本発明により一方の処理装置１に設けられた
初期化手段である。
初期化手段である。
１０２は、本発明により一方の処理装置１に設けられた
初期化完了通知手段である。
初期化完了通知手段である。
２０１は、本発明により他方の処理装置２に設けられた
初期化完了監視手段である。
初期化完了監視手段である。
２０２は、本発明により他方の処理装置２に設けられた
完了確認通知手段である。
完了確認通知手段である。
１０３および２０３は、本発明により各処理装置１およ
び２に設けられた処理装置間情報転送手段である。
び２に設けられた処理装置間情報転送手段である。
３０１．３０２および３０３は、それぞれ本発明により
デュアルポートメモリ３内に設けられた完了情報設定領
域、確認情報設定領域および転送情報設定領域である。
デュアルポートメモリ３内に設けられた完了情報設定領
域、確認情報設定領域および転送情報設定領域である。
初期化手段１０１は、デュアルポートメモリ３の記憶領
域を初期化する。
域を初期化する。
初期化完了通知手段１０２は、初期化手段１０１がデュ
アルポートメモリ３の初期化を完了した後に、デュアル
ポートメモリ３の初期化完了を通知する完了情報Ｃ１を
、デュアルポートメモリ３内の予め定められた完了情報
格納領域３０１に周期的に格納すると共に、デュアルポ
ートメモリ３内の予め定められた確認情報格納領域３０
２の格納内容を監視し、他方の処理装置２が格納したデ
ュアルポートメモリ３の初期化完了を確認したことを示
す完了確認情報Ｒ１を検出した場合に、完了情報格納領
域３０１に対する完了情報Ｃ１の格納を停止する。
アルポートメモリ３の初期化を完了した後に、デュアル
ポートメモリ３の初期化完了を通知する完了情報Ｃ１を
、デュアルポートメモリ３内の予め定められた完了情報
格納領域３０１に周期的に格納すると共に、デュアルポ
ートメモリ３内の予め定められた確認情報格納領域３０
２の格納内容を監視し、他方の処理装置２が格納したデ
ュアルポートメモリ３の初期化完了を確認したことを示
す完了確認情報Ｒ１を検出した場合に、完了情報格納領
域３０１に対する完了情報Ｃ１の格納を停止する。
初期化完了監視手段２０１は、他方の処理装置２に、デ
ュアルポートメモリ３内の完了情報格納領域３０１の格
納内容を一旦抹消した後、該完了情報格納領域３０１の
格納内容を監視する。
ュアルポートメモリ３内の完了情報格納領域３０１の格
納内容を一旦抹消した後、該完了情報格納領域３０１の
格納内容を監視する。
完了確認通知手段２０２は、初期化完了監視手段２０１
が完了情報格納領域３０１内に完了情報Ｃ１を検出した
場合に、完了確認情報Ｒ１を確認情報格納領域３０２に
格納する。
が完了情報格納領域３０１内に完了情報Ｃ１を検出した
場合に、完了確認情報Ｒ１を確認情報格納領域３０２に
格納する。
処理装置間情報転送手段１０３および２０３は、デュア
ルポートメモリ３を介して相互に通信を行う場合に、デ
ュアルポートメモリ３内の転送情報設定領域３０３に、
通信に必要とする制御情報を格納する。
ルポートメモリ３を介して相互に通信を行う場合に、デ
ュアルポートメモリ３内の転送情報設定領域３０３に、
通信に必要とする制御情報を格納する。
従って、二組の処理装置が、デュアルポートメモリのみ
を設けることにより、デュアルポートメモリの初期化の
完了通知も含めて相互間で通信を行うことが可能となり
、制御用レジスタおよび周辺回路等が一切不要となり、
当該情報処理システムの経済性が向上する。
を設けることにより、デュアルポートメモリの初期化の
完了通知も含めて相互間で通信を行うことが可能となり
、制御用レジスタおよび周辺回路等が一切不要となり、
当該情報処理システムの経済性が向上する。
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による情報処理システムを示
す図であり、第３図は第２図における初期化処理を例示
する図であり、第４図は第２図における処理装置間通信
処理を例示する図である。なお、企図を通じて同一符号
は同一対象物を示す。
す図であり、第３図は第２図における初期化処理を例示
する図であり、第４図は第２図における処理装置間通信
処理を例示する図である。なお、企図を通じて同一符号
は同一対象物を示す。
第２図においては、第１図における初期化手段１０１お
よび初期化完了通知手段１０２として初期化部１１およ
び初期完了通知部１２が処理装置（ＣＰＵ）１内に設け
られ、また第１図における初期化完了監視手段２０１お
よび完了確認通知手段２０２として初期完了監視部２１
および完了確認通知部２２が処理装置（ＣＰＵ）２内に
設けられ、また第１図における処理装置間情報転送手段
１０３および２０３として、送信通知部１４および応答
部１６が処理装置（ＣＰＵ）１内に、送信通知部２６お
よび応答部２４が処理装置（ＣＰＵ）２内にそれぞれ設
けられ、更に第１図における完了情報格納領域３０１、
確認情報格納領域３０２および転送情報格納領域３０３
として制御領域ＡＣ，およびＡＣ２がデュアルポートメ
モリ （ＤＰＭ）３内に設けられている。
よび初期化完了通知手段１０２として初期化部１１およ
び初期完了通知部１２が処理装置（ＣＰＵ）１内に設け
られ、また第１図における初期化完了監視手段２０１お
よび完了確認通知手段２０２として初期完了監視部２１
および完了確認通知部２２が処理装置（ＣＰＵ）２内に
設けられ、また第１図における処理装置間情報転送手段
１０３および２０３として、送信通知部１４および応答
部１６が処理装置（ＣＰＵ）１内に、送信通知部２６お
よび応答部２４が処理装置（ＣＰＵ）２内にそれぞれ設
けられ、更に第１図における完了情報格納領域３０１、
確認情報格納領域３０２および転送情報格納領域３０３
として制御領域ＡＣ，およびＡＣ２がデュアルポートメ
モリ （ＤＰＭ）３内に設けられている。
なお第２図においても、処理装置（ＣＰＵ）１が電源投
入時にデュアルポートメモリ （ＤＰＭ）３の初期化を
実行するものとする。
入時にデュアルポートメモリ （ＤＰＭ）３の初期化を
実行するものとする。
第２図乃至第４図において、処理装置（ＣＰＵ）１は電
源投入時に初期化部１１を起動し、デュアルポートメモ
リ （ＤＰＭ）３の記憶領域の初期化を開始しく第３図
ステップ３１１）、デュアルポートメモリ （ＤＰＭ）
３の全記憶領域の初期化を完了すると（ステップ５１２
）、初期完了通知部１２を起動する。
源投入時に初期化部１１を起動し、デュアルポートメモ
リ （ＤＰＭ）３の記憶領域の初期化を開始しく第３図
ステップ３１１）、デュアルポートメモリ （ＤＰＭ）
３の全記憶領域の初期化を完了すると（ステップ５１２
）、初期完了通知部１２を起動する。
起動された初期完了通知部１２は、デュアルポートメモ
リ （ＤＰＭ）３内に処理袋ｆｉ（ＣＰＵ）２が処理装
置（ＣＰＵ）１に転送する制御情報の格納領域として予
め定められている制御領域Ａ。２の格納内容を監視しく
ステップ５１３）、処理装置（ＣＰＵ）２がデュアルポ
ートメモリ （ＤＰＭ）３の初期化完了を確認したこと
を示す完了確認情報Ｒ１を格納する迄（ステップ５１４
）、デュアルポートメモリ （ＤＰＭ）３の制御領域Ａ
ｃ＋に、デュアルポートメモリ （ＤＰＭ）３の初期化
完了を示す完了情報Ｃ１を繰返し格納する（ステップ５
１５）。
リ （ＤＰＭ）３内に処理袋ｆｉ（ＣＰＵ）２が処理装
置（ＣＰＵ）１に転送する制御情報の格納領域として予
め定められている制御領域Ａ。２の格納内容を監視しく
ステップ５１３）、処理装置（ＣＰＵ）２がデュアルポ
ートメモリ （ＤＰＭ）３の初期化完了を確認したこと
を示す完了確認情報Ｒ１を格納する迄（ステップ５１４
）、デュアルポートメモリ （ＤＰＭ）３の制御領域Ａ
ｃ＋に、デュアルポートメモリ （ＤＰＭ）３の初期化
完了を示す完了情報Ｃ１を繰返し格納する（ステップ５
１５）。
一方処理装置（ＣＰＵ）２は、電源投入時に初期完了監
視部２１を起動し、デュアルポートメモリ（ＤＰＭ）３
の制御領域Ａｃｔに完了情報Ｃ１以外の情報を格納する
ことにより完了情報Ｃ１を一旦抹消した後（ステップ５
２１）、制御領域Ａｃ＋の格納内容を監視しくステップ
５２２）、完了情報Ｃ１が検出される迄、デュアルポー
トメモリ（ＤＰＭ）３の初期化が未完了と判定しくステ
ップ５２３）、デュアルポートメモリ （ＤＰＭ）３を
介する処理装置（ＣＰＵ）１への通信を開始しない。
視部２１を起動し、デュアルポートメモリ（ＤＰＭ）３
の制御領域Ａｃｔに完了情報Ｃ１以外の情報を格納する
ことにより完了情報Ｃ１を一旦抹消した後（ステップ５
２１）、制御領域Ａｃ＋の格納内容を監視しくステップ
５２２）、完了情報Ｃ１が検出される迄、デュアルポー
トメモリ（ＤＰＭ）３の初期化が未完了と判定しくステ
ップ５２３）、デュアルポートメモリ （ＤＰＭ）３を
介する処理装置（ＣＰＵ）１への通信を開始しない。
やがて処理装置（ｃｐｓ）１の初期化部１１がデュアル
ポートメモリ （ＤＰＭ）３の全記憶領域の初期化を完
了し、初期完了通知部１２がデュアルポートメモリ （
ＤＰＭ）３の制′ａ領域Ａ （Ｈに完了情報Ｃ１を格納
すると、処理装置（ＣＰＵ）２の初期完了監視部２１は
制御領域Ａｃ１内に完了情報Ｃ１を検出し、デュアルポ
ートメモリ （ＤＰＭ）３の初期化完了を確認すると（
ステップ５２３）、完了確認通知部２２を起動する。
ポートメモリ （ＤＰＭ）３の全記憶領域の初期化を完
了し、初期完了通知部１２がデュアルポートメモリ （
ＤＰＭ）３の制′ａ領域Ａ （Ｈに完了情報Ｃ１を格納
すると、処理装置（ＣＰＵ）２の初期完了監視部２１は
制御領域Ａｃ１内に完了情報Ｃ１を検出し、デュアルポ
ートメモリ （ＤＰＭ）３の初期化完了を確認すると（
ステップ５２３）、完了確認通知部２２を起動する。
起動された完了確認通知部２２は、デュアルポートメモ
リ（ＤＰＭ）３の制御領域Ａｃｚに、処理装置（ＣＰＵ
）２がデュアルポートメモリ （ＤＰＭ）３の初期化完
了を１ｍしたことを示す完了確認情報Ｒ１を格納しくス
テップ５２４）、以後デュアルポートメモリ （ＤＰＭ
）３を用いて処理装置（ＣＰＵ）１に対する通信を開始
する。
リ（ＤＰＭ）３の制御領域Ａｃｚに、処理装置（ＣＰＵ
）２がデュアルポートメモリ （ＤＰＭ）３の初期化完
了を１ｍしたことを示す完了確認情報Ｒ１を格納しくス
テップ５２４）、以後デュアルポートメモリ （ＤＰＭ
）３を用いて処理装置（ＣＰＵ）１に対する通信を開始
する。
かかる状態で、処理装置（ＣＰＵ）１においては、初期
完了通知部１２がデュアルポートメモリ（ＤＰＭ）３の
制御領域Ａ。２内に完了確認情報Ｒ０を検出すると（ス
テップ５１４）、処理装置（ＣＰＵ）２がデュアルポー
トメモリ （ＤＰＭ）３の初期化完了を確認したと判定
し、デュアルポー）メモＩＪ （ＤＰＭ） ３１７
）制′ａｗ４域ＡｃＩに対する完了情報Ｃ１の格納を停
止し、以後デュアルポートメモリ （ＤＰＭ）３を用い
て処理装ｆ（ＣＰＵ）２に対する通信を開始する。
完了通知部１２がデュアルポートメモリ（ＤＰＭ）３の
制御領域Ａ。２内に完了確認情報Ｒ０を検出すると（ス
テップ５１４）、処理装置（ＣＰＵ）２がデュアルポー
トメモリ （ＤＰＭ）３の初期化完了を確認したと判定
し、デュアルポー）メモＩＪ （ＤＰＭ） ３１７
）制′ａｗ４域ＡｃＩに対する完了情報Ｃ１の格納を停
止し、以後デュアルポートメモリ （ＤＰＭ）３を用い
て処理装ｆ（ＣＰＵ）２に対する通信を開始する。
例えば処理装！（ＣＰＬＩ）１が処理装置（ＣＰＵ）２
に対して成るコマンドＣを転送する場合には、送信部１
３を起動してデュアルポートメモリ（ＤＰＭ）３内の、
処理装置（ＣＰＵ）１から処理装置（ｃｐｕ）２への転
送情報を格納するデータ領域Ａゎ、にコマンドＣを格納
した後（第４図ステップ５１０１）、送信通知部１４を
起動してデュアルポートメモリ （ＤＰＭ）３の制御領
域Ａｃ＋に、デュアルポートメモリ （ＤＰＭ）３のデ
ータ領域ＡＤＩに転送情報が格納されていることを示す
通知フラグＦ。を格納しくステップ３１０２）、更にデ
ュアルポートメモリ （ＤＰＭ）３の制御領域ＡＣ２に
おける、応答フラグＦＲの有無を監視すＧ る（ステップ５Ｉ０３）。
に対して成るコマンドＣを転送する場合には、送信部１
３を起動してデュアルポートメモリ（ＤＰＭ）３内の、
処理装置（ＣＰＵ）１から処理装置（ｃｐｕ）２への転
送情報を格納するデータ領域Ａゎ、にコマンドＣを格納
した後（第４図ステップ５１０１）、送信通知部１４を
起動してデュアルポートメモリ （ＤＰＭ）３の制御領
域Ａｃ＋に、デュアルポートメモリ （ＤＰＭ）３のデ
ータ領域ＡＤＩに転送情報が格納されていることを示す
通知フラグＦ。を格納しくステップ３１０２）、更にデ
ュアルポートメモリ （ＤＰＭ）３の制御領域ＡＣ２に
おける、応答フラグＦＲの有無を監視すＧ る（ステップ５Ｉ０３）。
処理装置（ＣＰＵ）２は、受信部２３を起動してデュア
ルポートメモリ （ＤＰＭ）３の制′ａｗ４域ＡＣ１に
おける通知フラグＦＣの有無を監視しており（ステップ
５２０１）、通知フラグＦｃを検出すると（ステップ５
２０２）、デュアルポートメモリ （ＤＰＭ）３のデー
タ領域Ａ Ｄ ｌに格納されているコマンドＣを抽出し
くステップ５２０３）、コマンドＣにより指定された処
理を実行した後（ステップ３２０４）、応答部２４を起
動し、コマンドＣに基づく処理結果を示す応答情報Ｒを
デュアルポートメモリ （ＤＰＭ）３の、処理装置（Ｃ
ＰＵ）２から処理装！（ＣＰＵ）１への転送情報を格納
するデータ領域ＡＤＺに格納した後（ステップ５２０５
）、デュアルポートメモリ （ＤＰＭ）３の制御領域Ａ
ＣＩ内の通知フラグＦｃを抹消しくステップ５２０６）
、デュアルポートメモリ（ＤＰＭ）３の制Ｊ領域ＡＣ２
に、デュアルポートメモリ （ＤＰＭ）３のデータ領域
Ａｇ２に転送情報が格納されていることを示す応答フラ
グＦＲを格納する（ステップ３２０７）。
ルポートメモリ （ＤＰＭ）３の制′ａｗ４域ＡＣ１に
おける通知フラグＦＣの有無を監視しており（ステップ
５２０１）、通知フラグＦｃを検出すると（ステップ５
２０２）、デュアルポートメモリ （ＤＰＭ）３のデー
タ領域Ａ Ｄ ｌに格納されているコマンドＣを抽出し
くステップ５２０３）、コマンドＣにより指定された処
理を実行した後（ステップ３２０４）、応答部２４を起
動し、コマンドＣに基づく処理結果を示す応答情報Ｒを
デュアルポートメモリ （ＤＰＭ）３の、処理装置（Ｃ
ＰＵ）２から処理装！（ＣＰＵ）１への転送情報を格納
するデータ領域ＡＤＺに格納した後（ステップ５２０５
）、デュアルポートメモリ （ＤＰＭ）３の制御領域Ａ
ＣＩ内の通知フラグＦｃを抹消しくステップ５２０６）
、デュアルポートメモリ（ＤＰＭ）３の制Ｊ領域ＡＣ２
に、デュアルポートメモリ （ＤＰＭ）３のデータ領域
Ａｇ２に転送情報が格納されていることを示す応答フラ
グＦＲを格納する（ステップ３２０７）。
処理装置（ＣＰＵ）ｌにおいては、送信通知部１４が制
御領域ＡＣ２の監視を開始してから予め定められた時間
が経過する以前に（ステップ５ＩＯ５）、制御領域Ａ（
２内に応答フラグＦ、ｌを検出すると（ステップ５１０
４）、デュアルポートメモリ （ＤＰＭ）３のデータ領
域Ａ Ｄ ２に格納されている応答情報Ｒを抽出し、処
理装置（ＣＰＵ）２によるコマンドＣの処理結果を確認
しくステップ５１０６）、処理結果が正常と確認した場
合には正常処理を実行しくステップ５ｌｉ）、また処理
結果が異常と確認した場合には異常処理を実行しくステ
ップ５１０７）、デュアルポートメモリ（ＤＰＭ）３の
制＠領域Ａ。２に格納されている通知フラグＦｃを抹消
する（ステップ５１０９）。
御領域ＡＣ２の監視を開始してから予め定められた時間
が経過する以前に（ステップ５ＩＯ５）、制御領域Ａ（
２内に応答フラグＦ、ｌを検出すると（ステップ５１０
４）、デュアルポートメモリ （ＤＰＭ）３のデータ領
域Ａ Ｄ ２に格納されている応答情報Ｒを抽出し、処
理装置（ＣＰＵ）２によるコマンドＣの処理結果を確認
しくステップ５１０６）、処理結果が正常と確認した場
合には正常処理を実行しくステップ５ｌｉ）、また処理
結果が異常と確認した場合には異常処理を実行しくステ
ップ５１０７）、デュアルポートメモリ（ＤＰＭ）３の
制＠領域Ａ。２に格納されている通知フラグＦｃを抹消
する（ステップ５１０９）。
なおステップ５１０３乃至５１０５において、送信通知
部１４が制御領域Ａ、２の監視を開始してから予め定め
られた時間が経過しても、制御領域ＡＣ２に応答フラグ
ＦＲが格納されたことを検出出来なかった場合にも、処
理装置（ｃｐｕ）１は異常処理を実行した後（ステップ
３１０７）、デュアルポートメモリ （ＤＰＭ）３の制
御領域Ａ。２に格納されている通知フラグＦ、を抹消す
る（ステップ５１０９）。
部１４が制御領域Ａ、２の監視を開始してから予め定め
られた時間が経過しても、制御領域ＡＣ２に応答フラグ
ＦＲが格納されたことを検出出来なかった場合にも、処
理装置（ｃｐｕ）１は異常処理を実行した後（ステップ
３１０７）、デュアルポートメモリ （ＤＰＭ）３の制
御領域Ａ。２に格納されている通知フラグＦ、を抹消す
る（ステップ５１０９）。
以上の説明から明らかな如く、本実施例によれば、処理
装置（ＣＰＵ）１および２は、デュアルポートメモリ
（ＤＰＭ）３の初期化の完了通知も含めて、デュアルポ
ートメモリ （ＤＰＭ）３のみにより相互の通信が可能
となり、デュアルポートメモリ （ＤＰＭ）３以外に制
御用レジスタ（ＲＥＧ）４および５等（第５図）を設け
る必要が無くなる。
装置（ＣＰＵ）１および２は、デュアルポートメモリ
（ＤＰＭ）３の初期化の完了通知も含めて、デュアルポ
ートメモリ （ＤＰＭ）３のみにより相互の通信が可能
となり、デュアルポートメモリ （ＤＰＭ）３以外に制
御用レジスタ（ＲＥＧ）４および５等（第５図）を設け
る必要が無くなる。
なお、第２図乃至第４図はあく迄本発明の一実施例に過
ぎず、例えばデュアルポートメモリ （ＤＰＭ）３の初
期化を処理装置（ＣＰＵ）１が実行するものに限定され
ることは無く、処理装置（ＣＰＵ）２が実行することも
考慮されるが、他に幾多の変形が考慮されるが、何れの
場合にも本発明の効果は変わらない。また処理装置（Ｃ
ＰＵ）１がコマンドＣを処理装置（ＣＰＵ）２に転送し
、処理装置（ＣＰＵ）２が処理装置（ＣＰＵ）１に応答
情報Ｒを転送するものに限定されることは無く、処理装
置（ＣＰＵ）２が送信部２５および送信通知部２６を起
動してコマンドＣを転送し、処理装置（ＣＰＵ）１が受
信部１５および応答部１６を起動して応答情報Ｒを転送
することも考慮されるが、何れの場合にも本発明の効果
は変わらない。また処理装置（ＣＰＵ）１および２は一
種類のコマンドＣおよび応答情報Ｒを転送するものに限
定されることは無く、複数種類のコマンドＣおよび応答
情報Ｒをそれぞれ識別情報を付加して並行して転送する
ことも考慮されるが、何れの場合にも本発明の効果は変
わらない。更に本発明の対象となる情報処理システムは
、図示されるものに限定されぬことは言う迄も無い。
ぎず、例えばデュアルポートメモリ （ＤＰＭ）３の初
期化を処理装置（ＣＰＵ）１が実行するものに限定され
ることは無く、処理装置（ＣＰＵ）２が実行することも
考慮されるが、他に幾多の変形が考慮されるが、何れの
場合にも本発明の効果は変わらない。また処理装置（Ｃ
ＰＵ）１がコマンドＣを処理装置（ＣＰＵ）２に転送し
、処理装置（ＣＰＵ）２が処理装置（ＣＰＵ）１に応答
情報Ｒを転送するものに限定されることは無く、処理装
置（ＣＰＵ）２が送信部２５および送信通知部２６を起
動してコマンドＣを転送し、処理装置（ＣＰＵ）１が受
信部１５および応答部１６を起動して応答情報Ｒを転送
することも考慮されるが、何れの場合にも本発明の効果
は変わらない。また処理装置（ＣＰＵ）１および２は一
種類のコマンドＣおよび応答情報Ｒを転送するものに限
定されることは無く、複数種類のコマンドＣおよび応答
情報Ｒをそれぞれ識別情報を付加して並行して転送する
ことも考慮されるが、何れの場合にも本発明の効果は変
わらない。更に本発明の対象となる情報処理システムは
、図示されるものに限定されぬことは言う迄も無い。
以上、本発明によれば、前記情報処理システムにおいて
、二組の処理装置が、デュアルポートメモリのみを設け
ることにより、デュアルボートメモリの初期化の完了通
知も含めて相互間で通信を行うことが可能となり、制御
用レジスタおよび周辺回路等が一切不要となり、当該情
報処理システムの経済性が向上する。
、二組の処理装置が、デュアルポートメモリのみを設け
ることにより、デュアルボートメモリの初期化の完了通
知も含めて相互間で通信を行うことが可能となり、制御
用レジスタおよび周辺回路等が一切不要となり、当該情
報処理システムの経済性が向上する。
第１図は本発明の原理を示す図、第２図は本発明の一実
施例による情報処理システムを示す図、第３図は第２図
における初期化処理を例示する図、第４図は第２図にお
ける処理装置間通信処理を例示する図、第５図は従来あ
る情報処理システムの一例を示す図である。
施例による情報処理システムを示す図、第３図は第２図
における初期化処理を例示する図、第４図は第２図にお
ける処理装置間通信処理を例示する図、第５図は従来あ
る情報処理システムの一例を示す図である。
Claims (1)
- 【特許請求の範囲】 二組の処理装置（１、２）がデュアルポートメモリ（３
）を介して相互に通信を行う情報処理システムにおいて
、 一方の処理装置（１）に、前記デュアルポートメモリ（
３）の記憶領域を初期化する初期化手段（１０１）と、 前記初期化手段（１０１）が前記デュアルポートメモリ
（３）の初期化を完了した後に、前記デュアルポートメ
モリ（３）の初期化完了を通知する完了情報（Ｃ＿Ｉ）
を、前記デュアルポートメモリ（３）内の予め定められ
た完了情報格納領域（３０１）に周期的に格納すると共
に、前記デュアルポートメモリ（３）内の予め定められ
た確認情報格納領域（３０２）の格納内容を監視し、他
方の前記処理装置（２）が格納した前記デュアルポート
メモリ（３）の初期化完了を確認したことを示す完了確
認情報（Ｒ＿Ｉ）を検出した場合に、前記完了情報格納
領域（３０１）に対する前記完了情報（Ｃ＿Ｉ）の格納
を停止する初期化完了通知手段（１０２）とを設け、 前記他方の処理装置（２）に、前記デュアルポートメモ
リ（３）内の完了情報格納領域（３０１）の格納内容を
一旦抹消した後、該完了情報格納領域（３０１）の格納
内容を監視する初期化完了監視手段（２０１）と、 前記初期化完了監視手段（２０１）が前記完了情報格納
領域（３０１）内に前記完了情報（Ｃ＿Ｉ）を検出した
場合に、前記完了確認情報（Ｒ＿Ｉ）を前記確認情報格
納領域（３０２）に格納する完了確認通知手段（２０２
）とを設け、 且つ前記各処理装置（１、２）に、前記デュアルポート
メモリ（３）を介して相互に通信を行う場合に、前記デ
ュアルポートメモリ（３）内の予め定められた転送情報
格納領域（３０３）に、前記通信に必要とする制御情報
を格納する処理装置間情報転送手段（１０３、２０３）
をそれぞれ設けることを特徴とする処理装置間通信方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3148289A JPH02210570A (ja) | 1989-02-10 | 1989-02-10 | 処理装置間通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3148289A JPH02210570A (ja) | 1989-02-10 | 1989-02-10 | 処理装置間通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02210570A true JPH02210570A (ja) | 1990-08-21 |
Family
ID=33446658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3148289A Pending JPH02210570A (ja) | 1989-02-10 | 1989-02-10 | 処理装置間通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02210570A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62237558A (ja) * | 1986-04-08 | 1987-10-17 | Nec Corp | 共有メモリのイニシヤライズ制御方式 |
-
1989
- 1989-02-10 JP JP3148289A patent/JPH02210570A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62237558A (ja) * | 1986-04-08 | 1987-10-17 | Nec Corp | 共有メモリのイニシヤライズ制御方式 |
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