JPH02211653A - ウエハー - Google Patents
ウエハーInfo
- Publication number
- JPH02211653A JPH02211653A JP3245589A JP3245589A JPH02211653A JP H02211653 A JPH02211653 A JP H02211653A JP 3245589 A JP3245589 A JP 3245589A JP 3245589 A JP3245589 A JP 3245589A JP H02211653 A JPH02211653 A JP H02211653A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- gland
- chip
- ground
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、大規模集積回路を形成したウェハーに関し、
特にチップ選別においてグランド強化をしたウェハーに
関する。
特にチップ選別においてグランド強化をしたウェハーに
関する。
［従来の技術］
従来、この種のウェハーとしては、例えばゲートアレイ
等がある。このゲートアレイを試験する場合、カード上
への実装段階ては、デスタ−からのグランドを供給する
ようになっており、そのクランドは標準化されていた。
等がある。このゲートアレイを試験する場合、カード上
への実装段階ては、デスタ−からのグランドを供給する
ようになっており、そのクランドは標準化されていた。
なお、チップの良品、不良品を判別するチップ選別試験
の場合は、テスターからのクランドの供給が十分にされ
ていなかった。
の場合は、テスターからのクランドの供給が十分にされ
ていなかった。
［発明が解決しようとする課題］
上述した従来のウェハーでは、ゲートアレイを例にとる
とテスターからの供給クランドは標準化されているのて
、カートートでの実装段階では、同時動作による雑音を
回避するため人規摸乗Ｅ（回路であるケートアレイの仕
様に合わせて補強されるが、チップ選別試験ではテスタ
ーからの供給グランドが得られないため、グランド強化
の効果か得られないという欠点がある。
とテスターからの供給クランドは標準化されているのて
、カートートでの実装段階では、同時動作による雑音を
回避するため人規摸乗Ｅ（回路であるケートアレイの仕
様に合わせて補強されるが、チップ選別試験ではテスタ
ーからの供給グランドが得られないため、グランド強化
の効果か得られないという欠点がある。
［課題を解決するだめの手段］
本発明のウェハーは、上述した従来の課題を解決するた
めになされたものであり、多数のチップが搭載されてい
るウェハー本体において、上記チップの周囲で縦及び横
方向に配されたグランドラインと、上記チップの仕様に
合わせてグランドの補強をするグランドピン用パッドと
、上記グランドライン及びクランドピン用パッドとの間
を接続する配線とを設けた構成としている。
めになされたものであり、多数のチップが搭載されてい
るウェハー本体において、上記チップの周囲で縦及び横
方向に配されたグランドラインと、上記チップの仕様に
合わせてグランドの補強をするグランドピン用パッドと
、上記グランドライン及びクランドピン用パッドとの間
を接続する配線とを設けた構成としている。
［実施例］
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例であるウェハーの部分構成図
である。
である。
本実施例のウェハーは、多数のチップ２をウェハー本体
１上に実装しており、ウェハー本体１に、グランドライ
ン４と、グランドピン用パッド３と、配線５を設けたも
のである。
１上に実装しており、ウェハー本体１に、グランドライ
ン４と、グランドピン用パッド３と、配線５を設けたも
のである。
上記クランドライン４は、チップ２の周囲に、縦方向及
び横方向からなる格子状に形成されている。本実施例で
は、チップ２が正方形て、かつ相互に等間隔に配されて
いるので、クランドライン４により形成される格子の縦
及び横の間隔は等しくなっている。
び横方向からなる格子状に形成されている。本実施例で
は、チップ２が正方形て、かつ相互に等間隔に配されて
いるので、クランドライン４により形成される格子の縦
及び横の間隔は等しくなっている。
上記グランドピン用パッド３は、大規模集積回路である
チップ２の仕様に合わせて、グランドを強化するもので
ある。このグランドピン用パッド３は、各チップ２上の
周囲に、横４個、縦３個ずつの小パッドを配してなる。
チップ２の仕様に合わせて、グランドを強化するもので
ある。このグランドピン用パッド３は、各チップ２上の
周囲に、横４個、縦３個ずつの小パッドを配してなる。
この小バッドの個数は、チップ２の大きさ等により、数
を加減するようにしてもよい。
を加減するようにしてもよい。
」−記配線５は、グランドライン４及びグランドピン用
パッド３との間を接続するものである。配線５は、チッ
プ２の上端、下端及び一方の側面からグランドライン４
に対して垂直に接続するように配されている。
パッド３との間を接続するものである。配線５は、チッ
プ２の上端、下端及び一方の側面からグランドライン４
に対して垂直に接続するように配されている。
このような構成において、ウェハー上においてデスタ−
を用いてチップ選別試験を行なうようにする。チップ選
別試験は、チップ２の良品、不良品の判別を行なうもの
である。このとき、グランドピン用パッド３を配線５を
介してグランドライン４と接続しているので、グランド
を強化することができる。
を用いてチップ選別試験を行なうようにする。チップ選
別試験は、チップ２の良品、不良品の判別を行なうもの
である。このとき、グランドピン用パッド３を配線５を
介してグランドライン４と接続しているので、グランド
を強化することができる。
［発明の効果］
以上説明したように本発明に係るウェハーは、チップの
周囲の縦横方向に設けられたグランドラインと、大規模
集積回路であるチップの仕様に合わせてグランドを補強
されたクランドビン用パッドと、グランドラインとグラ
ンドピン用パッドとの間を接続する配線とを設けたので
、テスターによるウェハー上での試験段階においてウェ
ハー自身でグランド強化効果が期待できるため、良品／
不良品の判別を行なうチップ選別試験に際し、雑音によ
る障害を取り除くことができる効果がある。
周囲の縦横方向に設けられたグランドラインと、大規模
集積回路であるチップの仕様に合わせてグランドを補強
されたクランドビン用パッドと、グランドラインとグラ
ンドピン用パッドとの間を接続する配線とを設けたので
、テスターによるウェハー上での試験段階においてウェ
ハー自身でグランド強化効果が期待できるため、良品／
不良品の判別を行なうチップ選別試験に際し、雑音によ
る障害を取り除くことができる効果がある。
第１図は本発明に係るウェハーの実施例を示すウェハー
の部分構成図である。 １：ウェハー本体 ２：チップ ３ニゲランドピン用パツド ４ニゲランドライン ５：配線
の部分構成図である。 １：ウェハー本体 ２：チップ ３ニゲランドピン用パツド ４ニゲランドライン ５：配線
Claims (1)
- 【特許請求の範囲】 多数のチップが搭載されているウェハー本体において、 上記チップの周囲で縦及び横方向に配されたグランドラ
インと、 上記チップの仕様に合わせてグランドの補強をするグラ
ンドピン用パッドと、 上記グランドライン及びグランドピン用パッドとの間を
接続する配線とを設けたことを特徴とするウェハー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3245589A JPH02211653A (ja) | 1989-02-10 | 1989-02-10 | ウエハー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3245589A JPH02211653A (ja) | 1989-02-10 | 1989-02-10 | ウエハー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02211653A true JPH02211653A (ja) | 1990-08-22 |
Family
ID=12359448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3245589A Pending JPH02211653A (ja) | 1989-02-10 | 1989-02-10 | ウエハー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02211653A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201308B1 (en) | 1997-09-16 | 2001-03-13 | Nec Corporation | Semiconductor chip having a low-noise ground line |
-
1989
- 1989-02-10 JP JP3245589A patent/JPH02211653A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201308B1 (en) | 1997-09-16 | 2001-03-13 | Nec Corporation | Semiconductor chip having a low-noise ground line |
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