JPH02211749A - 速度変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 通信装置等において、内部処理系と伝送系とで通信フレ
ームの位相を合わせるようにした速度変換回路に関し、 回路規模を縮小することを目的とし、 第１クロック信号に基づいて導入したパラレルデータを
第１クロック信号とは非同期な第２クロック信号に基づ
いたシリアルデータに変換する速度変換回路において、
第１クロック信号を出力する第１タイミング生成手段と
、第１クロック信号に同期してパラレルデータを保持す
る保持手段と、第２クロック信号を出力する第２タイミ
ング生成手段と、第２クロック信号に同期して、保持手
段が保持するパラレルデータを取り込むと共に、シリア
ルデータに変換出力する変換手段とを具えるように構成
する。

〔産業上の利用分野〕

本発明は、通信装置等において、内部処理系と伝送系と
で通信フレームの位相を合わせるようにした速度変換回
路に関するものである。

〔従来の技術］ データ通信において、通信装置内の動作クロック信号と
回線の伝送りロック信号は一般に非同期である。従って
、データの送受信の際には、通信データの位相を調整す
るために速度変換を行なう必要がある。

第４図は、従来の速度変換回路を備えた通信装置の構成
を示す。速度変換の処理は受信および送信の両方で行な
われている。

受信部２１１は、回線からの受信データから伝送りロッ
ク信号を抽出してタイミングパルス生成回路５１７に供
給する。タイミングパルス生成回路５１７はこの伝送り
ロック信号に応じて書き込みアドレスの初期化の指示を
行なうライトリセット（ＷＲ）信号と伝送りロック信号
に基づくライトクロック（ＷＣ）信号を出力する。受信
データはこれら信号に基づいてエラステイク・ストア（
ＥＳ）メモリ２１５に書き込まれる。タイミングパルス
生成回路５１５は読み出しアドレスの初期化の指示を行
なうリードリセット（ＲＲ）信号と装置内の動作クロッ
ク信号に基づくリードクロツタ（ＲＣ）信号を出力する
。ＥＳメモリ２１５に書き込まれた信号はこれらのＲＲ
信号とＲＣ信号に基づいて読み出される。この回線側の
伝送りロック信号と装置内の動作クロック信号とに基づ
いた非同期の書き込みおよび読み出し動作によって、速
度変換が行なわれている。

速度変換された受信データは、Ｓ／Ｐ変換部２１７を介
し、例えばＣＰＵ５２１の制御に基づいてランダム・ア
クセス・メモリ（ＲＡＭ）５２５に書き込まれる。

送信において、送信データがリード・オンリ・メモリ（
ＲＯＭ）５２３あるいはＲＡＭ５２５から読み出される
。この送信データはタイミングパルス生成回路５１５が
出力するＷＲ倍信号よび装置内の動作クロック信号に基
づくＷＣ信号に応じてＥＳメモリ５１３に書き込まれる
。ＥＳメモリ５１３に書き込まれた信号はタイミングパ
ルス生成回路５１７から出力されるＲＲ信号および回線
側の伝送りロック信号に基づ＜ＲＣ信号に応じて読み出
され送信部２２１から送信される。

このようにして、受信データおよび送信データはＥＳメ
モリ２１５あるいはＥＳメモリ５１３を介することによ
って速度変換が行なわれ、そのフレームの位相が調整さ
れていた。

〔発明が解決しようとする課題〕

ところで、上述した従来の速度変換回路にあっては、速
度変換を行なうために受信側および送信側でＥＳメモリ
を使用している。

このＢＳメモリは、入力データを出力側のクロック信号
に基づいた読み出しまで一時的に蓄えると共に、読み書
きのタイミングを制御する機能を有しているため構成が
複雑になり、回路規模が大きくなる。従って、このよう
なＥＳメモリを使用する速度変換回路も回路規模が大き
くなるという問題点があった。

本発明は、このような点にかんがみて創作されたもので
あり、回路規模を縮小するようにした速度変換回路を提
供することを目的としている。

〔課題を解決するための手段〕

第１図は、本発明の速度変換回路の原理ブロック図であ
る。上述した目的を達成するために本発明の速度変換回
路は、第１タイミング生成手段１１１、第２タイミング
生成手段１１５、保持手段１３、変換手段１１９を備え
る。

図において、第１タイミング生成手段１１１は、第１ク
ロック信号を出力する。

保持手段１１３は、第１クロック信号に同期してパラレ
ルデータを保持する。

第２タイミング生成手段１１５は、第２クロック信号を
出力する。

変換手段１１９は、第２クロック信号に同期して、保持
手段１１３が保持するパラレルデータを取り込むと共に
、シリアルデータに変換して出力する。

従って、全体として、第１クロック信号に基づいて供給
されるパラレルデータを第１クロック信号とは非同期な
第２クロンク信号に基づくシリアルデータに変換するよ
うに構成される。

（作　用〕 導入されたパラレルデータは、第１クロック信号に同期
して保持手段１１３に保持され、変換手段１１９に出力
される。

変換手段１１９では、保持手段１１３から供給されたパ
ラレルデータを第２クロック信号に同期してシリアルデ
ータに変換して出力する。

本発明にあっては、保持手段１１３および変換手段１１
９を用いることにより、第１クロック信号に同期したパ
ラレルデータを第２クロック信号に同期したシリアルデ
ータに変換するので、ＥＳメモリを省略でき、回路規模
を縮小することができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の一実施例における速度変換回路の構
成を示す。

■、　　　　と　１　との ここで、本発明の実施例と第１図との対応関係を示して
お（。

第１タイミング生成手段１１１は、タイミングパルス生
成回路２３１に相当する。

保持手段１１３は、Ｄ形フリップフロップ（Ｄ−ＦＦ）
３２１に相当する。

第２タイミング生成手段１１５は、タイミングパルス生
成回路２３３に相当する。

変換手段１１９は、シフトレジスタ３２３に相当する。

第１クロシク信号は、ラッチクロック信号２５１に相当
する。

第２クロック信号は、ロードクロツタ信号２５３、シフ
トクロック信号２５５に相当する。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

■、　　　　の　　および 第２図において、本発明実施例の速度変換回路は、受信
部２１１．同期回路２１３．ＥＳメモリ２１５、直列−
並列（Ｓ／Ｐ）変換部２１７．２つのＤ−ＦＦ３１１お
よび３１３．並列−直列（Ｐ／Ｓ　）変換部２１９．送
信部２２１．２つのタイミングパルス生成回路２３１お
よび２３３１位相比較器２３５１選択部３５１を具えて
いる。

また、Ｐ／Ｓ変換部２１９は、Ｄ−ＦＦ３２１とシフト
レジスタ３２３とで構成されている。なお、第４図と同
一符号は同一回路部を示す。

受信部２１１は、回線からの受信データから伝送りロッ
ク信号を抽出してタイミングパルス生成回路２３３に供
給する。また、受信部２１１を介した受信データが同期
回路２１３に供給されフレーム同期の検出が行なわれる
。検出結果はタイミングパルス生成回路２３３に供給さ
れる。

タイミングパルス生成回路２３３は回線側の伝送りロッ
ク信号およびフレーム同期検出に基づいて、ＷＲ倍信号
よびＷＣ信号をＥＳメモリ２１５に出力する。受信デー
タはＷＲ倍信号よって指示されるアドレスからＷＣ信号
に同期してＥＳメモリ２１５に書き込まれる。タイミン
グパルス生成回路２３１は装置内の動作クロック信号に
基づいてＲＲ倍信号よびＲＣ信号を出力する。ＥＳメモ
ＩＪ　２１５に書き込まれた信号は、ＲＲ倍信号よって
指示されるアドレスからＲＣ信号に同期して読み出され
、Ｓ／Ｐ変換部２１７に供給される。これらの非同期な
ＷＣ信号およびＲＣ信号による動作の結果、信号の速度
が変換される。

速度変換された信号はＳ／Ｐ変換部２１７によってシリ
アルデータからパラレルデータに変換される。

ＥＳメモリ２１５への書き込みおよび読み出しのアドレ
スが一致するとビットスリップ等による信号誤りが発生
する。位相比較器２５３は、ＷＲ信号およびＲＲ倍信号
入力して比較し、両信号が時間的に接近すれば両信号の
タイミングをずらす制御を行なう。位相比較器２３５の
制御に基づいて、読み出しおよび書き込みのタイミング
が接近しないようにタイミングパルス生成回路２３１か
らＲＲ倍信号出力される。

送信において、本実施例では８ビツトパラレルデータを
１６ビツト単位でシリアルデータに変換する場合を考え
る。１６ビツトで処理するために２つのＤ−ＦＦ３１１
および３１３を具えている。

また、各構成部の動作タイミングを第３図に示す。

バスからはｌフレームの先頭で“低゛′論理レベルにな
るフレームパルス（第３図（ａ）参照）が供給される。

バスから供給される信号は例えば第３図（ｂ）に示すよ
うな１フレームが複数のタイムスロット（１タイムスロ
ツトが８ビツト）で構成されるパラレルデータである。

本実施例の速度変換回路はタイムスロット２（０番目の
フレームのタイムスロット２を「２゜」、１番目のフレ
ームのタイムスロット２を’２１Ｊ、以下同様にして「
２□Ｊ、’２ｔＪ＋　・・・）のデータを抽出するもの
とする。

バスからのデータは２つのＤ−ＦＦ３１１および３１３
に入力される。このデータの中から各フレームのタイム
スロット２を抽出して、１６ビツトのデータを生成する
。このためにタイミングパルス生成回路２３１からＤ−
ＦＦ３１１へ第３図（Ｃ）に示すような偶数フレームの
タイムスロット２で“高゛論理レベルになるクロック信
号が供給される。また、タイミングパルス生成回路２３
１からＤ−ＦＦ３１３へ第３図（ｄ）に示すような奇数
フレームのタイムスｌニア７ト２で“′高パ論理レベル
になるクロック信号が供給される。

Ｄ−ＦＦ３１１および３１３はタイミングパルス生成回
路２３１から供給されるクロック信号の立ち上がりに同
期して信号を保持して出力する。

Ｄ−ＦＦ３１１からは偶数フレームのタイムスロット２
のデータ（第３図（ｅ）参照）が出力される。このデー
タは次にクロック信号が“高”論理レベルになるまで保
持される。また、Ｄ−ＦＦ３１３からは奇数フレームの
タイムスロット２のデータ（第３図（ｆ）参照）が出力
される。このデータは次にクロック信号が高”論理レベ
ルになるまで保持される。Ｄ−ＦＦ３１１および３１３
からはそれぞれ８ビツト（８本）で合計１６ビツトパラ
レルデータが出力され、Ｐ／Ｓ変換部２１９内のＤ−Ｆ
Ｆ３２１に供給される。

この１６ビツトデータはタイミングパルス生成回路２３
１が出力するラッチクロック信号２５１（第３図（ｇ）
参照）の立ち上がりに同期して、Ｄ−ＦＦ３２１に保持
される。ラッチクロック信号２５１は、例えばＤ−ＦＦ
３Ｌ１からタイムスロット２゜、Ｄ−ＦＦ３１３からタ
イムスロット２１が共に出力されている間（中央付近）
で出力されるように制御される。Ｄ−ＦＦ３２１からは
１６ビツトのパラレルデータが出力され、次にラッチク
ロツタ信号２５１が立ち上がるまで保持出力される。

この１６ビツト出力はロードクロック信号２５３（第３
図（ｉ）参照）の立ち上がりに同期してシフトレジスタ
３２３に取り込まれる。シフトレジスタ３２３は、タイ
ミングパルス生成回路２３３から供給されるシフトクロ
ック信号２５５（回線側の動作クロック信号、第３図（
１）参照）の立ち上がりに同期して、保持しているデー
タを１ビツトづつシフトして出力する。こうしてシフト
レジスタ３２３は１６ビツトのパラレルデータをシリア
ルデータに変換して出力データ２５７を出力する（第３
図（ｍ）参照）。

タイミングパルス生成回路２３３は例えば互いに位相が
１８０度ずれた２種類のパルス（ロードパルス３６１（
第３図（ｊ）参照）およびロードパルス３６３（第３図
（ｋ）参照））を選択部３５１に供給する０位相比較器
２３５はラッチクロック信号２５１およびロードクロッ
ク信号２５３を比較し、両クロック信号が近接すれば選
択部３５１が出力するロードクロツタ信号２５３を変更
する制御を行なう。この制御に応じて選択部３５１は、
ロードパルス３６１あるいはロードパルス３６３の何れ
かをロードクロック信号２５３として出力する。

■　　　　の　とめ このようにして、Ｐ／Ｓ変換部２１９をＤ−ＦＦ３２１
およびシフトレジスタ３２３によって構成し、Ｄ−ＦＦ
３２１へのデータの取り込みと、シフトレジスタ′３２
３からのデータの読み出しを非同期で行なうことにより
、送信側においてＥ＄メモリを使用しない速度変換回路
を構成することができるので、回路規模を縮小すること
ができる。

また、ＥＳメモリを省略できることにより、集積化が容
易になると共に、費用も低減できる。

■、　　　　　　　の　　・　ノ　し なお、上述した本発明実施例にあっては、１６ビツトの
パラレルデータを保持するために２つのＤ−ＦＦ３１１
および３１３を具えていたが、８ビツトのパラレルデー
タをシリアルデータに変換する場合には、バスから直接
Ｐ／Ｓ変換部にデータを供給するようにすれば良い。

また、ｒｌ、実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、本発
明はこれに限られることはなく、各種の変形態様がある
ことは当業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、本発明によれば、保持手段および変換
手段を用いて、第１クロック信号に同期したパラレルデ
ータを第２クロック信号に同期したシリアルデータに変
換することによって、ＥＳメモリを省略して回路規模を
縮小することができるので、実用的には極めて有用であ
る。

【図面の簡単な説明】

第１図は本発明の速度変換回路の原理ブロック図、第２
図は本発明の一実施例による速度変換回路の構成ブロッ
ク図、 第３図は動作のタイミング図、 第４図は従来例の構成図である。 図において、 １１１は第１タイミング生成手段、 １１３は保持手段、 １１５は第２タイミング生成手段、 １１９は変換手段、 ２１１は受信部、 ２１３は同期回路、 ２１５．５１３はＥＳメモリ、 ２１７はＳ／Ｐ変換部、 ２１９．５１１はＰ／Ｓ変換部、 ２２１は送信部、 ２３１．２３３，５１５，５１７はタイミングノ々ルス
生成回路、 ２３５．５１９は位相比較器、 ２５１はラッチクロック信号、 ２５３はロードクロック信号、 ２５５はシフトクロック信号、 ２５７は出力データ、 ３５１は選択部、 ３６１．３６３はロードパルス、 ５２１はｃｐｕ。 ５２３はＲＯＭ、 ５２４はＲＡＭである。

Claims (1)

【特許請求の範囲】
1. （１）第１クロック信号に基づいて導入したパラレルデ
   ータを前記第１クロック信号とは非同期な第２クロック
   信号に基づいたシリアルデータに変換する速度変換回路
   において、 前記第１クロック信号を出力する第１タイミング生成手
   段（１１１）と、 前記第１クロック信号に同期して前記パラレルデータを
   保持する保持手段（１１３）と、 前記第２クロック信号を出力する第２タイミング生成手
   段（１１５）と、 前記第２クロック信号に同期して、前記保持手段（１１
   ３）が保持するパラレルデータを取り込むと共に、シリ
   アルデータに変換して出力する変換手段（１１９）と、 を具えるように構成したことを特徴とする速度変換回路
   。