JPH0221306A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JPH0221306A JPH0221306A JP17221788A JP17221788A JPH0221306A JP H0221306 A JPH0221306 A JP H0221306A JP 17221788 A JP17221788 A JP 17221788A JP 17221788 A JP17221788 A JP 17221788A JP H0221306 A JPH0221306 A JP H0221306A
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- JP
- Japan
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- unit
- address
- ram
- bus
- data
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はプログラマブルコントローラに関し、特にプ
ログラマブルコントローラを構成する制御ユニット内の
データメモリをデュアルポートメモリで構成したプログ
ラマブルコントローラに関するものである。
ログラマブルコントローラを構成する制御ユニット内の
データメモリをデュアルポートメモリで構成したプログ
ラマブルコントローラに関するものである。
（従来の技術）
第３図は従来のプログラマブルコントローラの全体外形
図であり、図において、（１） は各ユニットを装着す
るベースユニット、（２）は電源ユニット、、 （３）
はシーケンサＣＰｕユニット、（４）は入カニニット、
（５）は出カニニット、（６）は特殊機能ユニットであ
り、この特殊機能ユニットを種類別すると位置決めユニ
ット、アナログ入カニニット、アナログ出カニニット、
カウンタユニット、或いはデイスプレィユニット等に種
類別され、必要に応じてユニットを入れ換える。尚、シ
ーケンサＣＰｕユニット（１） と特殊機能ユニット（
６） はベースユニット（１） を介して結合されてい
るため、シーケンサＣＰｕユニット（３）は特殊機能ユ
ニット（６）に内蔵されたメモリ（ＲＡＭ）をアクセス
することができる。
図であり、図において、（１） は各ユニットを装着す
るベースユニット、（２）は電源ユニット、、 （３）
はシーケンサＣＰｕユニット、（４）は入カニニット、
（５）は出カニニット、（６）は特殊機能ユニットであ
り、この特殊機能ユニットを種類別すると位置決めユニ
ット、アナログ入カニニット、アナログ出カニニット、
カウンタユニット、或いはデイスプレィユニット等に種
類別され、必要に応じてユニットを入れ換える。尚、シ
ーケンサＣＰｕユニット（１） と特殊機能ユニット（
６） はベースユニット（１） を介して結合されてい
るため、シーケンサＣＰｕユニット（３）は特殊機能ユ
ニット（６）に内蔵されたメモリ（ＲＡＭ）をアクセス
することができる。
第４図は上記特殊機能ユニット（６）の内部構成と、シ
ーケンサＣＰｕユニット（３）との結合関係を示した図
である。特殊機能ユニット（６） はマイクロプロセッ
サ（６１）、ＲＡＭ（６２）、このＲＡＭ（６２）のア
クセス信号を選択するセレクタ（６３）、マイクロプロ
セッサ（６１）よりセレクタ（６３）を介してＲＡＭ
（６２）へアクセス信号を送出するバス（６４）、シー
ケンサＣＰＵユニット（３）よりセレクタ（６３）を介
してＲＡＭ（６２）へアクセス信号を送出するバス（３
１）より構成されている。
ーケンサＣＰｕユニット（３）との結合関係を示した図
である。特殊機能ユニット（６） はマイクロプロセッ
サ（６１）、ＲＡＭ（６２）、このＲＡＭ（６２）のア
クセス信号を選択するセレクタ（６３）、マイクロプロ
セッサ（６１）よりセレクタ（６３）を介してＲＡＭ
（６２）へアクセス信号を送出するバス（６４）、シー
ケンサＣＰＵユニット（３）よりセレクタ（６３）を介
してＲＡＭ（６２）へアクセス信号を送出するバス（３
１）より構成されている。
次に上記構成にもとづいて従来のプログラマブルコント
ローラの動作について説明する。
ローラの動作について説明する。
シーケンサＣＰｕユニット（３）が特殊機能ユニット（
６）内のＲＡＭ （６２）のデータ書込み／読出しくア
クセス）を行なう時、特殊機能ユニット（６）内のマイ
クロプロセッサ（６１）が既にバス（６４）を介してＲ
ＡＭ （６２）のアクセスしている最中であると、シー
ケンサＣＰｔ１ユニツト（３）はＲＡＭ （６２）のア
クセスを待機させられる。そして特殊機能ユニット（６
）のマイクロプロセッサ（６１）がＲＡＭ （６２）の
アクセスを完了すると、マイクロプロセッサ（６１）は
セレクタ（６３）を切り換え、シーケンサＣＰＵユニッ
ト（３）からのバス（３１）とＲＡＭ （６２）のバス
（６５）とを接続し、シーケンサＣＰＵユニット（３）
から特殊機能ユニット（６）内のＲＡＭ （６２）をア
クセス可能にする。
６）内のＲＡＭ （６２）のデータ書込み／読出しくア
クセス）を行なう時、特殊機能ユニット（６）内のマイ
クロプロセッサ（６１）が既にバス（６４）を介してＲ
ＡＭ （６２）のアクセスしている最中であると、シー
ケンサＣＰｔ１ユニツト（３）はＲＡＭ （６２）のア
クセスを待機させられる。そして特殊機能ユニット（６
）のマイクロプロセッサ（６１）がＲＡＭ （６２）の
アクセスを完了すると、マイクロプロセッサ（６１）は
セレクタ（６３）を切り換え、シーケンサＣＰＵユニッ
ト（３）からのバス（３１）とＲＡＭ （６２）のバス
（６５）とを接続し、シーケンサＣＰＵユニット（３）
から特殊機能ユニット（６）内のＲＡＭ （６２）をア
クセス可能にする。
従来のプログラマブルコントローラは、特殊機能ユニッ
トのマイクロプロセッサがＲＡＭアクセスの主導権を持
っているため、シーケンサＣＰＵユニットが特殊機能ユ
ニットのＲＡＭをアクセスする際、特殊機能ユニットの
マイクロプロセッサがＲＡＭをアクセス中であるとシー
ケンサＣＰＵユニットはＲＡＭのアクセスを待機させら
れ、アクセスを開始するまでに時間が要する問題点があ
った。
トのマイクロプロセッサがＲＡＭアクセスの主導権を持
っているため、シーケンサＣＰＵユニットが特殊機能ユ
ニットのＲＡＭをアクセスする際、特殊機能ユニットの
マイクロプロセッサがＲＡＭをアクセス中であるとシー
ケンサＣＰＵユニットはＲＡＭのアクセスを待機させら
れ、アクセスを開始するまでに時間が要する問題点があ
った。
この発明は上記のような問題点を解消するためになされ
たもので、シーケンサＣＰＵユニットが待機時間を無く
して特殊機能ユニットのＲＡＭをアクセスすることがで
きるプログラマブルコントローラを得ることを目的とす
る。
たもので、シーケンサＣＰＵユニットが待機時間を無く
して特殊機能ユニットのＲＡＭをアクセスすることがで
きるプログラマブルコントローラを得ることを目的とす
る。
この発明に係るプログラマブルコントローラは、共通バ
スラインを有するベースユニットに複数の制御ユニット
を装着し、共通バスラインを介してデータ授受がなされ
る制御ユニットの一方にデュアルポートメモリを内蔵し
、各制御ユニットに内蔵されたマイクロプロセッサによ
って同時にデュアルポートメモリをアクセスし得るよう
にしたものである。
スラインを有するベースユニットに複数の制御ユニット
を装着し、共通バスラインを介してデータ授受がなされ
る制御ユニットの一方にデュアルポートメモリを内蔵し
、各制御ユニットに内蔵されたマイクロプロセッサによ
って同時にデュアルポートメモリをアクセスし得るよう
にしたものである。
（作用）
この発明によれば、デュアルポートメモリは２つのプロ
セッサからアクセスを同時に受けることができるため、
各マイクロプロセッサは待機時間をなしに同時にデュア
ルポートメモリをアクセスすることができる。
セッサからアクセスを同時に受けることができるため、
各マイクロプロセッサは待機時間をなしに同時にデュア
ルポートメモリをアクセスすることができる。
以下、この発明の一実施例を図について説明する。第１
図は本実施例における特殊機能ユニット（６ａ）とシー
ケンサＣＰＵユニット（３）の接続関係を示した図であ
る。図において、（３）はシーケンサＣＰＵユニット、
（３１）はバスライン、（６ａ）は特殊機能ユニット、
（６１ａ）はマイクロプロセッサ、（８２ａ）はデュア
ルポートＲＡＭ 、 （６５ａ） はバスラインであ
る。
図は本実施例における特殊機能ユニット（６ａ）とシー
ケンサＣＰＵユニット（３）の接続関係を示した図であ
る。図において、（３）はシーケンサＣＰＵユニット、
（３１）はバスライン、（６ａ）は特殊機能ユニット、
（６１ａ）はマイクロプロセッサ、（８２ａ）はデュア
ルポートＲＡＭ 、 （６５ａ） はバスラインであ
る。
第２図は第１図に示す各バス（３１）、（６５ａ）の構
成を詳細に示した図である。図において、（３１＾）は
シーケンサＣＰｕユニット（３）よりデュアルポートＲ
ＡＭ （６２ａ）の特定アドレスをアクセスする際、ア
ドレスを指定する信号を出力するアドレスバス、（３１
０）は指定されたアドレスに書き込むデータ、又は読み
出したデータをのせるデータバス、（３１Ｇ）は制御バ
スであり、メモリを選択するチップセレクト信号線、デ
ータ読み出しを指令するリード信号線、及びデータ書き
込みを指令するライト信号線より構成されている。（６
５＾）はマイクロプロセッサ（６１ａ）側のアドレスバ
ス、（６５Ｄ）は同じくデータバス、（６５Ｃ）は同じ
く制御バスである。尚、本実施例のプログラマブルコン
トローラにおいては、特殊機能ユニット（６ａ）内のマ
イクロプロセッサ（８１ａ）のメモリアクセスタイムは
、シーケンサＣＰＵユニット（３）のメモリアクセスタ
イムより高速であるため、特殊機能ユニット（６ａ）と
シーケンサＣＰＵユニット（３）の双方が同時に、デュ
アルポートＲＡＭ （６２ａ）の同一アドレスにデータ
を書き込もうとしても、アクセスタイムの時間差により
、デュアルポートＲＡＭ （６２ａ）内でデータの競合
が発生しない。
成を詳細に示した図である。図において、（３１＾）は
シーケンサＣＰｕユニット（３）よりデュアルポートＲ
ＡＭ （６２ａ）の特定アドレスをアクセスする際、ア
ドレスを指定する信号を出力するアドレスバス、（３１
０）は指定されたアドレスに書き込むデータ、又は読み
出したデータをのせるデータバス、（３１Ｇ）は制御バ
スであり、メモリを選択するチップセレクト信号線、デ
ータ読み出しを指令するリード信号線、及びデータ書き
込みを指令するライト信号線より構成されている。（６
５＾）はマイクロプロセッサ（６１ａ）側のアドレスバ
ス、（６５Ｄ）は同じくデータバス、（６５Ｃ）は同じ
く制御バスである。尚、本実施例のプログラマブルコン
トローラにおいては、特殊機能ユニット（６ａ）内のマ
イクロプロセッサ（８１ａ）のメモリアクセスタイムは
、シーケンサＣＰＵユニット（３）のメモリアクセスタ
イムより高速であるため、特殊機能ユニット（６ａ）と
シーケンサＣＰＵユニット（３）の双方が同時に、デュ
アルポートＲＡＭ （６２ａ）の同一アドレスにデータ
を書き込もうとしても、アクセスタイムの時間差により
、デュアルポートＲＡＭ （６２ａ）内でデータの競合
が発生しない。
次に動作について説明する。マイクロプロセッサ（６１
ａ）からデュアルポートＲＡＭ （６２ａ）のあるアド
レスにデータを書き込むために、マイクロプロセッサ（
８１ａ）はまずアドレスバス（６５＾）を用いてデータ
を書き込みたいアドレスのアドレス信号をデュアルポー
トＲＡＭ （６２ａ）へ送ると共に、チップセレクト信
号線により、チップセレクト信号をデュアルポートＲＡ
Ｍ （６２ａ）に出し、アドレスを確定させ、次にマイ
クロプロセッサ（６１ａ）はデータバス（６５Ｄ）を用
いて書き込みデータをデュアルポートＲＡＭ （６２ａ
）へ出し、ライト信号線によりライト信号を出すことに
より、デュアルポートＲＡＭ（６２Ａ）の任意のアドレ
スにデータを書き込むことができる。又、マイクロプロ
セッサ（ａｔａ）からデュアルポートＲＡＭ （６２ａ
）のあるアドレスのデータを読み出す場合、マイクロプ
ロセッサ（６１ａ）は、まずアドレスバス（６５＾）を
用いて読み出したいデータが格納されているデュアルポ
ートＲＡＭ（６２ａ）上のアドレスのアドレス信号をデ
ュアルポートＲＡＭ （６２ａ）へ送ると共にチップセ
レクト信号線にチップセレクト信号をデュアルポートＲ
ＡＭ（６２ａ）へ出し、アドレスを確定させつぎにマイ
クロプロセッサ（６１ａ）はリード信号線にリード信号
を出すことにより、デュアルポートＲＡＭ （８２ａ）
は、アドレス信号で指定されたアドレスに格納されてい
るデータを、データバス（６５Ｄ） に出すので、マイ
クロプロセッサ（６１ａ）はこのデータを読み込む。
ａ）からデュアルポートＲＡＭ （６２ａ）のあるアド
レスにデータを書き込むために、マイクロプロセッサ（
８１ａ）はまずアドレスバス（６５＾）を用いてデータ
を書き込みたいアドレスのアドレス信号をデュアルポー
トＲＡＭ （６２ａ）へ送ると共に、チップセレクト信
号線により、チップセレクト信号をデュアルポートＲＡ
Ｍ （６２ａ）に出し、アドレスを確定させ、次にマイ
クロプロセッサ（６１ａ）はデータバス（６５Ｄ）を用
いて書き込みデータをデュアルポートＲＡＭ （６２ａ
）へ出し、ライト信号線によりライト信号を出すことに
より、デュアルポートＲＡＭ（６２Ａ）の任意のアドレ
スにデータを書き込むことができる。又、マイクロプロ
セッサ（ａｔａ）からデュアルポートＲＡＭ （６２ａ
）のあるアドレスのデータを読み出す場合、マイクロプ
ロセッサ（６１ａ）は、まずアドレスバス（６５＾）を
用いて読み出したいデータが格納されているデュアルポ
ートＲＡＭ（６２ａ）上のアドレスのアドレス信号をデ
ュアルポートＲＡＭ （６２ａ）へ送ると共にチップセ
レクト信号線にチップセレクト信号をデュアルポートＲ
ＡＭ（６２ａ）へ出し、アドレスを確定させつぎにマイ
クロプロセッサ（６１ａ）はリード信号線にリード信号
を出すことにより、デュアルポートＲＡＭ （８２ａ）
は、アドレス信号で指定されたアドレスに格納されてい
るデータを、データバス（６５Ｄ） に出すので、マイ
クロプロセッサ（６１ａ）はこのデータを読み込む。
上記マイクロプロセッサ（６１ａ）と同様にシーケンサ
ＣＰｕユニット（３）からデュアルポートＲＡＭ（６２
ａ） にデータを書き込む場合にはシーケンサＣＰＵユ
ニット（３） にデータを書き込みたいアドレスのアド
レス信号をアドレスバス（３１Ａ）で送出すると共に、
チップセレクト信号をチップセレクト信号線を出し、次
に書き込みたいデータをデータバス（３１０）に出しラ
イト信号をライト信号線に出すことによりデュアルポー
トＲＡＭ （６２ａ）の任意のアドレスにデータを書き
込むことができる。又、シーケンサＣＰｕユニット（３
）からデュアルポートＲＡＭ （６２ａ）の任意のアド
レスに格納されているデータを読み出す場合、アドレス
信号をアドレスバス（３１Ａ）へ出すと共にチップセレ
クト信号をチップセレクト信号線へ出し、アドレスを確
定させ、リード信号線にリード信号を出すことによりデ
ュアルポートＲＡＭ （６２ａ）の任意のアドレスに格
納されているデータを読み出すことができる。
ＣＰｕユニット（３）からデュアルポートＲＡＭ（６２
ａ） にデータを書き込む場合にはシーケンサＣＰＵユ
ニット（３） にデータを書き込みたいアドレスのアド
レス信号をアドレスバス（３１Ａ）で送出すると共に、
チップセレクト信号をチップセレクト信号線を出し、次
に書き込みたいデータをデータバス（３１０）に出しラ
イト信号をライト信号線に出すことによりデュアルポー
トＲＡＭ （６２ａ）の任意のアドレスにデータを書き
込むことができる。又、シーケンサＣＰｕユニット（３
）からデュアルポートＲＡＭ （６２ａ）の任意のアド
レスに格納されているデータを読み出す場合、アドレス
信号をアドレスバス（３１Ａ）へ出すと共にチップセレ
クト信号をチップセレクト信号線へ出し、アドレスを確
定させ、リード信号線にリード信号を出すことによりデ
ュアルポートＲＡＭ （６２ａ）の任意のアドレスに格
納されているデータを読み出すことができる。
今、マイクロプロセッサ（６１）と、シーケンサＣＰｕ
ユニット（３）から同時に同一アドレスに異なるデータ
を書き込もうとした場合、シーケンサＣＰＵユニット（
３）からのアクセスタイムが特殊機能ユニット（６ａ）
内蔵のマイクロプロセッサ（６１ａ）より時間がかかる
ためデュアルボー１−ＲＡＭ （６２ａ）内でデータの
競合は起こらない。
ユニット（３）から同時に同一アドレスに異なるデータ
を書き込もうとした場合、シーケンサＣＰＵユニット（
３）からのアクセスタイムが特殊機能ユニット（６ａ）
内蔵のマイクロプロセッサ（６１ａ）より時間がかかる
ためデュアルボー１−ＲＡＭ （６２ａ）内でデータの
競合は起こらない。
（発明の効果）
以上のようにこの発明によれば、プログラマブルコント
ローラを構成する複数の制御ユニット中、２つの制御ユ
ニットが互いにアクセスするメモリを、デュアルポート
メモリにしたことで、各制御ユニットは互いのメモリア
クセス動作完了を待って、アクセスを開始するといった
アクセス待機時間をなくし、各制御ユニットが同時にメ
モリアクセスが行なえることから、制御データ処理速度
が向上するといった効果がある。
ローラを構成する複数の制御ユニット中、２つの制御ユ
ニットが互いにアクセスするメモリを、デュアルポート
メモリにしたことで、各制御ユニットは互いのメモリア
クセス動作完了を待って、アクセスを開始するといった
アクセス待機時間をなくし、各制御ユニットが同時にメ
モリアクセスが行なえることから、制御データ処理速度
が向上するといった効果がある。
第１図はこの発明の一実施例によるプログラマブルコン
トローラにおけるメモリアクセス回路の概略図、第２図
はデュアルポートＲＡＭと各ユニットとのバス接続図、
第３図はプログラマブルコントローラの全体構成図、第
４図は従来の特殊機能ユニットの内部構成図である。 図において、（３）はシーケンスＣＰＵユニット、（８
ａ）は特殊機能ユニット、（６ｔａ）はマイクロプロセ
ッサ、（６２ａ）はデュアルポートＲＡＭ 、 （３１
）、（８５ａ）はバス。 なお、図中、同一符号は同−又は相当部分を示す。
トローラにおけるメモリアクセス回路の概略図、第２図
はデュアルポートＲＡＭと各ユニットとのバス接続図、
第３図はプログラマブルコントローラの全体構成図、第
４図は従来の特殊機能ユニットの内部構成図である。 図において、（３）はシーケンスＣＰＵユニット、（８
ａ）は特殊機能ユニット、（６ｔａ）はマイクロプロセ
ッサ、（６２ａ）はデュアルポートＲＡＭ 、 （３１
）、（８５ａ）はバス。 なお、図中、同一符号は同−又は相当部分を示す。
Claims (1)
- マイクロプロセッサを内蔵した複数の制御ユニットを、
各制御ユニット共通なバスラインを有するベースユニッ
トに装着したプログラマブルコントローラにおいて、２
つのマイクロプロセッサで同時アクセスが可能なデュア
ルポートメモリを制御ユニットに内蔵したことを特徴と
するプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17221788A JPH0221306A (ja) | 1988-07-11 | 1988-07-11 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17221788A JPH0221306A (ja) | 1988-07-11 | 1988-07-11 | プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0221306A true JPH0221306A (ja) | 1990-01-24 |
Family
ID=15937766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17221788A Pending JPH0221306A (ja) | 1988-07-11 | 1988-07-11 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0221306A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992018917A1 (en) * | 1991-04-19 | 1992-10-29 | The Commonwealth Of Australia | Modular frequency management system |
-
1988
- 1988-07-11 JP JP17221788A patent/JPH0221306A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992018917A1 (en) * | 1991-04-19 | 1992-10-29 | The Commonwealth Of Australia | Modular frequency management system |
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