JPH0817150B2 - 半導体製造装置の位置合わせ方法 - Google Patents
半導体製造装置の位置合わせ方法Info
- Publication number
- JPH0817150B2 JPH0817150B2 JP61190811A JP19081186A JPH0817150B2 JP H0817150 B2 JPH0817150 B2 JP H0817150B2 JP 61190811 A JP61190811 A JP 61190811A JP 19081186 A JP19081186 A JP 19081186A JP H0817150 B2 JPH0817150 B2 JP H0817150B2
- Authority
- JP
- Japan
- Prior art keywords
- alignment
- marks
- mark
- semiconductor manufacturing
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、反射または回折光を利用して自動的に各層
間の位置合わせを行なう露光装置で半導体集積回路を製
造する半導体製造装置の位置合わせ方法に関する。
間の位置合わせを行なう露光装置で半導体集積回路を製
造する半導体製造装置の位置合わせ方法に関する。
従来、半導体基板上の位置合わせマークは、位置合わ
せを行なう層に応じて異なった層により形成した位置合
わせマークを１個もしくは複数個用いている。そして異
なる位置合わせ工程であっても、用いられる位置合わせ
マークの形状、数及び間隔はすべて同じにしている。
せを行なう層に応じて異なった層により形成した位置合
わせマークを１個もしくは複数個用いている。そして異
なる位置合わせ工程であっても、用いられる位置合わせ
マークの形状、数及び間隔はすべて同じにしている。
上述した従来の半導体基板上の位置合わせマークを用
いて位置合わせを行なった場合、各々の位置合わせ工程
に用いられるマークの形状、数及び間隔等が類似してい
るので、既に半導体基板上に形成された他工程に用いら
れる位置合わせマークを誤まって検出してしまうという
欠点がある。
いて位置合わせを行なった場合、各々の位置合わせ工程
に用いられるマークの形状、数及び間隔等が類似してい
るので、既に半導体基板上に形成された他工程に用いら
れる位置合わせマークを誤まって検出してしまうという
欠点がある。
また、位置合わせ工程の増加にともない同一マークの
数を増すので位置合わせマークの占有面積が大きくな
り、チップの小型化と回路配置の設計時の制約となって
いた。
数を増すので位置合わせマークの占有面積が大きくな
り、チップの小型化と回路配置の設計時の制約となって
いた。
本発明の目的は、正しい位置合わせマークの検出が可
能となり、かつ位置合わせマークの配置の工夫をするこ
とにより位置合わせマークの占有面積を少なくでき、チ
ップの小型化と回路配置の設計時の制約を減らすことが
可能な半導体製造装置の位置合わせ方法を提供すること
にある。
能となり、かつ位置合わせマークの配置の工夫をするこ
とにより位置合わせマークの占有面積を少なくでき、チ
ップの小型化と回路配置の設計時の制約を減らすことが
可能な半導体製造装置の位置合わせ方法を提供すること
にある。
本発明では、半導体基板上の所定の位置に付けられた
２つの位置合わせマークを発射光または回析光を利用し
て検出して前記位置合わせマークの各々の中心位置と前
記中心位置間の中心座標を自動認識し、前記中心座標が
予め決められた位置に来るように前記半導体基板を設定
して各製造工程間の前記半導体基板の位置合わせを露光
装置で行う半導体製造装置の位置合わせ方法において、
前記２つの位置合わせマークは、位置合わせを行う各製
造工程に応じて前記各々のマークの間隔を変えて形成す
る。
２つの位置合わせマークを発射光または回析光を利用し
て検出して前記位置合わせマークの各々の中心位置と前
記中心位置間の中心座標を自動認識し、前記中心座標が
予め決められた位置に来るように前記半導体基板を設定
して各製造工程間の前記半導体基板の位置合わせを露光
装置で行う半導体製造装置の位置合わせ方法において、
前記２つの位置合わせマークは、位置合わせを行う各製
造工程に応じて前記各々のマークの間隔を変えて形成す
る。
次に、本発明の実施例について図面を参照して説明す
る。第３図は、例として長方形の２つの位置合わせマー
ク1a,1bがある距離r1だけ離れて配置してある図であ
る。第４図は、位置合わせマーク1a,1bを用いて、位置
合わせを行なった時に検出されるアライメント波形であ
る。ピーク2aは、マーク1aから検出されたものであり、
ピーク2bは、マーク1bから検出されたものである。そし
て、２つのピーク2a,2bの距離r2は、２つのマーク1a,1b
の距離r1に比例して長くなったり、短くなったりする。
ところで通常各層間の位置合わせに用いられるマーク
は、用途に応じて異なった層で形成されたマークを用い
ている。ここでゲート多結晶シリコン工程の位置合わせ
に用いられるマークは、ロコス工程で形成された第３図
に示すマークを用いるとする。また、コンタクト工程に
用いられるマークは、ゲート多結晶シリコン工程で形成
された第３図に示すマークを用いるとする。実際にコン
タクト工程の位置合わせを行なった場合、ロコス工程で
形成された２つのマークの距離が、ゲート多結晶シリコ
ン工程で形成された２つのマークの距離と同じであると
すると、光を照射してマークを捜す領域内にロコス工程
で形成したマークがあった場合に間違ってこれを検出し
てしまう。そこで本発明では、各々の工程で形成した２
つのマークの距離を変えることにより、各々検出される
アライメント波形の２つのピークの距離をかえて、マー
クを正しく検出することができる。第１図及び第２図
は、本発明の実施例として、異なる５工程に用いられる
位置合わせマークがウェーハ上に形成されている平面図
である。第１図はチップ内の任意の場所に形成された平
面図であり、第２図はチップを切断するための直線状の
余白部分であるスクライブ線上に形成された平面図であ
る。第２図の様に配置した場合は、チップ中に位置合わ
せマークが入っていない分だけ、チップの小型化や回路
設計上の制約を減らすことができる。またスクライブ線
上に占有する割合を少なく出来、有効に位置合わせマー
クを配置することができる。
る。第３図は、例として長方形の２つの位置合わせマー
ク1a,1bがある距離r1だけ離れて配置してある図であ
る。第４図は、位置合わせマーク1a,1bを用いて、位置
合わせを行なった時に検出されるアライメント波形であ
る。ピーク2aは、マーク1aから検出されたものであり、
ピーク2bは、マーク1bから検出されたものである。そし
て、２つのピーク2a,2bの距離r2は、２つのマーク1a,1b
の距離r1に比例して長くなったり、短くなったりする。
ところで通常各層間の位置合わせに用いられるマーク
は、用途に応じて異なった層で形成されたマークを用い
ている。ここでゲート多結晶シリコン工程の位置合わせ
に用いられるマークは、ロコス工程で形成された第３図
に示すマークを用いるとする。また、コンタクト工程に
用いられるマークは、ゲート多結晶シリコン工程で形成
された第３図に示すマークを用いるとする。実際にコン
タクト工程の位置合わせを行なった場合、ロコス工程で
形成された２つのマークの距離が、ゲート多結晶シリコ
ン工程で形成された２つのマークの距離と同じであると
すると、光を照射してマークを捜す領域内にロコス工程
で形成したマークがあった場合に間違ってこれを検出し
てしまう。そこで本発明では、各々の工程で形成した２
つのマークの距離を変えることにより、各々検出される
アライメント波形の２つのピークの距離をかえて、マー
クを正しく検出することができる。第１図及び第２図
は、本発明の実施例として、異なる５工程に用いられる
位置合わせマークがウェーハ上に形成されている平面図
である。第１図はチップ内の任意の場所に形成された平
面図であり、第２図はチップを切断するための直線状の
余白部分であるスクライブ線上に形成された平面図であ
る。第２図の様に配置した場合は、チップ中に位置合わ
せマークが入っていない分だけ、チップの小型化や回路
設計上の制約を減らすことができる。またスクライブ線
上に占有する割合を少なく出来、有効に位置合わせマー
クを配置することができる。
尚、本発明に用いられる位置合わせマークの形状は、
位置合わせに支障がない限り、円，四角形，三角形，星
形等の任意の形を用いて良い。またウェーハ上の配置場
所に関しても同様である。
位置合わせに支障がない限り、円，四角形，三角形，星
形等の任意の形を用いて良い。またウェーハ上の配置場
所に関しても同様である。
以上説明したように本発明は２つの場所に形成する位
置合わせマークを位置合わせを行なう各層間に応じて、
各々のマーク間隔を変えて形成してあるので、第１の効
果としては、正しい位置合わせマークの検出が行なえる
ことがあげられる。次に第二の効果としては、位置合わ
せマークの配置を工夫することで、位置合わせマークの
占有面積を少なくしてかつ、チップの小型化と回路配置
の設計を行なう時の制約を減らすことがあげられる。
置合わせマークを位置合わせを行なう各層間に応じて、
各々のマーク間隔を変えて形成してあるので、第１の効
果としては、正しい位置合わせマークの検出が行なえる
ことがあげられる。次に第二の効果としては、位置合わ
せマークの配置を工夫することで、位置合わせマークの
占有面積を少なくしてかつ、チップの小型化と回路配置
の設計を行なう時の制約を減らすことがあげられる。
第１図は本発明の一実施例に用いられる位置合わせマー
クの配置を示す平面図、第２図は本発明の他の実施例に
用いられる位置合わせマークの配置を示す平面図、第３
図及び第４図は位置合わせ方法の原理を説明するための
単位位置合わせマークの平面図および位置合わせを行な
った時検出されるアライメント波形を示す図である。 1a,1b,11a,11b,12a,12b,13a,13b,14a,14b,15a,15b……
位置合わせマーク、r1,r11,r12,r13,r14,r15……位置合
わせマークの距離、2a,2b……アライメント波形のピー
ク、r2……アライメント波形のピークの距離、３……チ
ップ、４……スクライブ線。
クの配置を示す平面図、第２図は本発明の他の実施例に
用いられる位置合わせマークの配置を示す平面図、第３
図及び第４図は位置合わせ方法の原理を説明するための
単位位置合わせマークの平面図および位置合わせを行な
った時検出されるアライメント波形を示す図である。 1a,1b,11a,11b,12a,12b,13a,13b,14a,14b,15a,15b……
位置合わせマーク、r1,r11,r12,r13,r14,r15……位置合
わせマークの距離、2a,2b……アライメント波形のピー
ク、r2……アライメント波形のピークの距離、３……チ
ップ、４……スクライブ線。
Claims (1)
- 【請求項１】半導体基板上の所定の位置に付けられた２
つの位置合わせマークを反射光または回析光を利用して
検出して前記位置合わせマークの各々の中心位置と前記
中心位置間の中心座標を自動認識し、前記中心座標が予
め決められた位置に来るように前記半導体基板を設定し
て各製造工程間の前記半導体基板の位置合わせを露光装
置で行う半導体製造装置の位置合わせ方法において、前
記２つの位置合わせマークは、位置合わせを行う各製造
工程に応じて前記各々のマークの間隔を変えて形成する
ことを特徴とする半導体製造装置の位置合わせ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61190811A JPH0817150B2 (ja) | 1986-08-13 | 1986-08-13 | 半導体製造装置の位置合わせ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61190811A JPH0817150B2 (ja) | 1986-08-13 | 1986-08-13 | 半導体製造装置の位置合わせ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6345818A JPS6345818A (ja) | 1988-02-26 |
| JPH0817150B2 true JPH0817150B2 (ja) | 1996-02-21 |
Family
ID=16264140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61190811A Expired - Lifetime JPH0817150B2 (ja) | 1986-08-13 | 1986-08-13 | 半導体製造装置の位置合わせ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817150B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0390428U (ja) * | 1989-12-28 | 1991-09-13 | ||
| JPH0443625A (ja) * | 1990-06-09 | 1992-02-13 | Seikosha Co Ltd | 半導体装置の製造方法 |
| TWI703402B (zh) * | 2015-03-25 | 2020-09-01 | 日商尼康股份有限公司 | 布局方法、標記檢測方法、曝光方法、測量裝置、曝光裝置、以及元件製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS568490B2 (ja) * | 1975-03-25 | 1981-02-24 | ||
| JPS56122128A (en) * | 1980-02-29 | 1981-09-25 | Telmec Co Ltd | Positioning system for printing device of semiconductor or the like |
| JPS59149367A (ja) * | 1983-02-15 | 1984-08-27 | Mitsubishi Electric Corp | 写真製版技術におけるパタ−ン重ね合わせ方法 |
-
1986
- 1986-08-13 JP JP61190811A patent/JPH0817150B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6345818A (ja) | 1988-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20010112104A (ko) | 반도체장치 및 그 제조방법 | |
| US6492189B1 (en) | Method of arranging exposed areas including a limited number of test element group (TEG) regions on a semiconductor wafer | |
| TWI742148B (zh) | 對準標記及其測量方法 | |
| US6498401B2 (en) | Alignment mark set and method of measuring alignment accuracy | |
| EP0210397A1 (en) | LSI circuits adaptable for custom design methods | |
| US4343878A (en) | System for providing photomask alignment keys in semiconductor integrated circuit processing | |
| JPH0817150B2 (ja) | 半導体製造装置の位置合わせ方法 | |
| JPH05217816A (ja) | 位置合せパターン | |
| US20070082298A1 (en) | Method of manufacturing semiconductor device from semiconductor wafer | |
| EP2168156A2 (en) | Integrated circuits on a wafer and methods for manufacturing integrated circuits | |
| JP2004022631A (ja) | 半導体装置およびパターン配置方法 | |
| JPH07111952B2 (ja) | ホトリソグラフィー工程におけるガラスマスク | |
| JPS59134825A (ja) | 半導体装置およびそのための半導体ウエ−ハ | |
| JP2002170769A (ja) | ウェハアライメントマ−ク及び露光方法 | |
| US6468704B1 (en) | Method for improved photomask alignment after epitaxial process through 90° orientation change | |
| JP2564440B2 (ja) | ウエハ内位置表示を付したチップの製造方法 | |
| JPH056176B2 (ja) | ||
| JPH01304721A (ja) | 標識を有する半導体基板 | |
| JP2600153B2 (ja) | 半導体装置 | |
| JPH0748105B2 (ja) | フォトマスク | |
| JPH03191509A (ja) | 半導体装置 | |
| KR920006747B1 (ko) | 중첩 정확도 향상을 위한 리소그라피(lithography) 공정방법 | |
| WO2009007931A1 (en) | Wafer, reticle and method for manufacturing integrated circuits on a wafer | |
| JPH0219976B2 (ja) | ||
| KR20020045743A (ko) | 반도체 소자의 웨이퍼 정렬용 마크 및 이를 이용한 웨이퍼정렬 방법 |