JPH02213968A - プログラムダウンロードｄｓｐ回路 - Google Patents
プログラムダウンロードｄｓｐ回路Info
- Publication number
- JPH02213968A JPH02213968A JP3375289A JP3375289A JPH02213968A JP H02213968 A JPH02213968 A JP H02213968A JP 3375289 A JP3375289 A JP 3375289A JP 3375289 A JP3375289 A JP 3375289A JP H02213968 A JPH02213968 A JP H02213968A
- Authority
- JP
- Japan
- Prior art keywords
- dsp
- program
- host cpu
- circuit
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stored Programmes (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、高信頼度ＤＳＰ回路技術に係り、特にプロ
グラムダウンロードＤＳＰ回路におけるプログラムの確
実なダウンロードとその保護およびＤＳＰ回路の動作監
視とが可能なプログラムダウンロードＤＳＰ回路に関す
る。
グラムダウンロードＤＳＰ回路におけるプログラムの確
実なダウンロードとその保護およびＤＳＰ回路の動作監
視とが可能なプログラムダウンロードＤＳＰ回路に関す
る。
ディジタル信号処理専用の１チツプマイクロプロセツサ
であるＤＳＰ （ディジタル・シグナル・プロセッサ）
は、ディジタル信号処理で特に多い積和演算の繰返しな
どを汎用マイクロプロセッサに比べて１桁以上も高速に
演算処理が実行できるという特徴を有している。従来、
このような特徴を有するＤＳＰを用いて構成したＤＳＰ
回路として、ＤＳＰｗ用のプログラムＲＯＭを配置せず
に、汎用性や小形化のために高速プログラムＲＡＭを設
けて外部のホストＣＰＵからこのＲＡＭに対してプログ
ラムを書込み、このＲＡＭに書込まれたプログラムに従
ってＤＳＰを動作させるプログラムダウンロードＤＳＰ
回路が知られている。
であるＤＳＰ （ディジタル・シグナル・プロセッサ）
は、ディジタル信号処理で特に多い積和演算の繰返しな
どを汎用マイクロプロセッサに比べて１桁以上も高速に
演算処理が実行できるという特徴を有している。従来、
このような特徴を有するＤＳＰを用いて構成したＤＳＰ
回路として、ＤＳＰｗ用のプログラムＲＯＭを配置せず
に、汎用性や小形化のために高速プログラムＲＡＭを設
けて外部のホストＣＰＵからこのＲＡＭに対してプログ
ラムを書込み、このＲＡＭに書込まれたプログラムに従
ってＤＳＰを動作させるプログラムダウンロードＤＳＰ
回路が知られている。
また、ＤＳＰ回路動作の故障モードには、■ 割込み渋
滞または割込み渋滞によるスタックポイントの暴走、 ■ プログラム暴走または無応答停止状態となるロッキ
ング、 ■ ハードウェアの故障、 等がある。従来、これらの故障モードに対しては、ウォ
ッチドッグタイマ（以下、ＷＤＴと称する。）を使用し
たＷＤＴ回路を構成することによってＤＳＰ回路の動作
を監視する方法が行われている。
滞または割込み渋滞によるスタックポイントの暴走、 ■ プログラム暴走または無応答停止状態となるロッキ
ング、 ■ ハードウェアの故障、 等がある。従来、これらの故障モードに対しては、ウォ
ッチドッグタイマ（以下、ＷＤＴと称する。）を使用し
たＷＤＴ回路を構成することによってＤＳＰ回路の動作
を監視する方法が行われている。
〔発明が解決しようとする課題〕
しかしながら、前述したグロダラムダウンロードＤＳＰ
回路およびＤＳＰ回路の動作監視用ＷＤＴ回路によれば
、次のような問題点がある。
回路およびＤＳＰ回路の動作監視用ＷＤＴ回路によれば
、次のような問題点がある。
先ず、プログラムダウンロードＤＳＰ回路のプログラム
が高速ＲＡＭ上にあるため、以下の点でＥｐＲＯＭを使
用した場合よりら信頼度が低いということが挙げられる
。すなわち、 ■ プログラムタウンロード時にノイズ等によるＤＳＰ
誤動作の発生で、ダウンロード失敗が生じる可能性があ
る点、 ■ ＤＳＰ誤動作やプログラムバグにより、ＤＳＰプロ
グラム書込み破壊を生じる可能性がある点、 ■ 外部システムのホストＣＰＵの誤動作やプログラム
バグにより、ＤＳＰプログラム書込み破壊を生じる可能
性がある点、 である。
が高速ＲＡＭ上にあるため、以下の点でＥｐＲＯＭを使
用した場合よりら信頼度が低いということが挙げられる
。すなわち、 ■ プログラムタウンロード時にノイズ等によるＤＳＰ
誤動作の発生で、ダウンロード失敗が生じる可能性があ
る点、 ■ ＤＳＰ誤動作やプログラムバグにより、ＤＳＰプロ
グラム書込み破壊を生じる可能性がある点、 ■ 外部システムのホストＣＰＵの誤動作やプログラム
バグにより、ＤＳＰプログラム書込み破壊を生じる可能
性がある点、 である。
また、ＤＳＰの故障モードの中でもＷ Ｄ Ｔ’回路で
検出できない故障モードや問題点がある。すなわち、 ■ 周期性のあるプログラム暴走で、かつ、ＷＤＴにリ
トリガが掛かつてしまう場合にはＤＳＰの故障を検出不
可能である点、■ ＤＳＰ動作に関係しないデータＲＡ
Ｍの動作不良は検出不可能である点、 ■ ＤＳＰに異常が発生した際にＷＤＴ回路で検出する
場合、ＷＤＴ回路の動作時間分だけの検出遅れが必ず存
在する点、 等である。
検出できない故障モードや問題点がある。すなわち、 ■ 周期性のあるプログラム暴走で、かつ、ＷＤＴにリ
トリガが掛かつてしまう場合にはＤＳＰの故障を検出不
可能である点、■ ＤＳＰ動作に関係しないデータＲＡ
Ｍの動作不良は検出不可能である点、 ■ ＤＳＰに異常が発生した際にＷＤＴ回路で検出する
場合、ＷＤＴ回路の動作時間分だけの検出遅れが必ず存
在する点、 等である。
そこで、本発明の目的は、プログラムダウンロードＤＳ
Ｐ回路において・、ＤＳＰ用プログラムＲＡＭへのプロ
グラムのダウンロード時のリードライトチェックを行う
と共に完全なライトプロテクションを施して信頼度の向
上を図り、さらに、動作遅れなく故障検出が可能で、周
期性のあるプログラム暴走に対しても検出でき、ホスト
ＣＰＵとのデータ取合回路（バス、ＲＡＭ、バッファ回
路を指す）までの動作確認が行えるＷＤＴ回路不要のプ
ログラムダウンロードＤＳＰ回路を提供するにある。
Ｐ回路において・、ＤＳＰ用プログラムＲＡＭへのプロ
グラムのダウンロード時のリードライトチェックを行う
と共に完全なライトプロテクションを施して信頼度の向
上を図り、さらに、動作遅れなく故障検出が可能で、周
期性のあるプログラム暴走に対しても検出でき、ホスト
ＣＰＵとのデータ取合回路（バス、ＲＡＭ、バッファ回
路を指す）までの動作確認が行えるＷＤＴ回路不要のプ
ログラムダウンロードＤＳＰ回路を提供するにある。
本発明に係るプログラムダウンロード
ＤＳＰ回路は、ＤＳＰ用プログラムＲＡＭに外部のポス
トＣＰＵからプログラムをダウンロードして動作するプ
ログラムダウンロードＤＳＰ回路において、 外部のホストＣＰＵからＤＳＰリセッｌ〜をかけること
によりライトプロテクションを解除して前記ＤＳＰ用プ
ログラムＲＡＭを書込みイネーブル状態にしてからプロ
グラムを書込み、該書込みプログラムのリードバックチ
ェックを行った後に前記ＤＳＰリセットを解除するプロ
グラムダウンロード手段と、ＤＳＰ用データＲ，ＡＭ上
に設けた監視レジス′りに対しＤＳＰの割込み処理が終
了した時点でＤＳＰは所定のセットコードを書込み、外
部のホストＣＰＵから前記ＤＳＰ用データＲＡＭをアク
セスする際に前記監視レジスタから前記セットコードが
読出せることをチェックすると同時に外部のホストＣＰ
Ｕから前記監視レジスタにリセットコードを書込み、リ
ードバックチェックして前記リセットコードの照合を行
うＤＳＰ回路の稼動監視手段とを備えた９＝とを特徴と
する。
トＣＰＵからプログラムをダウンロードして動作するプ
ログラムダウンロードＤＳＰ回路において、 外部のホストＣＰＵからＤＳＰリセッｌ〜をかけること
によりライトプロテクションを解除して前記ＤＳＰ用プ
ログラムＲＡＭを書込みイネーブル状態にしてからプロ
グラムを書込み、該書込みプログラムのリードバックチ
ェックを行った後に前記ＤＳＰリセットを解除するプロ
グラムダウンロード手段と、ＤＳＰ用データＲ，ＡＭ上
に設けた監視レジス′りに対しＤＳＰの割込み処理が終
了した時点でＤＳＰは所定のセットコードを書込み、外
部のホストＣＰＵから前記ＤＳＰ用データＲＡＭをアク
セスする際に前記監視レジスタから前記セットコードが
読出せることをチェックすると同時に外部のホストＣＰ
Ｕから前記監視レジスタにリセットコードを書込み、リ
ードバックチェックして前記リセットコードの照合を行
うＤＳＰ回路の稼動監視手段とを備えた９＝とを特徴と
する。
本発明に係るプログラムダウンロード
ＤＳＰ回路によれば、プログラムダウンロード手段は、
ＤＳＰ用プログラムＲＡＭに対しホストＣＰＵからＤＳ
Ｐ用プログラムをダウンロードする際に、ＤＳＰリセッ
トでＤＳＰ用プログラムＲＡ Ｍへの書込みをイネーブ
ル状態にしてライトプロテクションを解除した後に書込
み、この書込まれたプログラムのリードバックチェック
により書込みプログラムの確認を行ってからＤＳＰリセ
ットを解除してライトプロテクションを再び行うように
動作するため、プログラムの確実なダウンロードおよび
保護が行える。
ＤＳＰ用プログラムＲＡＭに対しホストＣＰＵからＤＳ
Ｐ用プログラムをダウンロードする際に、ＤＳＰリセッ
トでＤＳＰ用プログラムＲＡ Ｍへの書込みをイネーブ
ル状態にしてライトプロテクションを解除した後に書込
み、この書込まれたプログラムのリードバックチェック
により書込みプログラムの確認を行ってからＤＳＰリセ
ットを解除してライトプロテクションを再び行うように
動作するため、プログラムの確実なダウンロードおよび
保護が行える。
また、ＤＳＰ回路の稼動監視手段は、
ＤＳＰ用データＲＡＭ上番こ設けた監視レジスタに対し
割込み処理終了時に書込まれた所定のセットコードを、
ホストＣＰＵがＤＳＰ用データＲＡＭをアクセスする際
に読出せることをチェックすると共に、強制的に前記監
視レジスタにリセットコードを書込み、直ちにリードバ
ックチェックによりリセットコードの照合を行うよう動
作するため、ＤＳＰ回路動作の故障およびホストＣＰＵ
とのデータ取合回路の動作不良を検出することができる
。
割込み処理終了時に書込まれた所定のセットコードを、
ホストＣＰＵがＤＳＰ用データＲＡＭをアクセスする際
に読出せることをチェックすると共に、強制的に前記監
視レジスタにリセットコードを書込み、直ちにリードバ
ックチェックによりリセットコードの照合を行うよう動
作するため、ＤＳＰ回路動作の故障およびホストＣＰＵ
とのデータ取合回路の動作不良を検出することができる
。
次に、本発明に係るプログラムダウンロードＤＳＰ回路
の実施例につき、添付図面を参照しながら以下詳細に説
明する。
の実施例につき、添付図面を参照しながら以下詳細に説
明する。
第１図は、本発明の一実施例を示す高信頼度プログラム
ダウンロードＤＳＰ回路のブロック図である。第１図に
おいて、参照符号１０はＤＳＰを示し、ＤＳＰＩＯはデ
ータバスライン１６を介してプログラムＲＡＭ１２、デ
ータＲＡＭ１４およびデータバスバッファ１８と接続す
る。ホストＣＰＵ２０はパスライン２８を介してデータ
バスバッファ１８、ＲＯＭ２２およびコントロールレジ
スタ２４に接続すると共にホストＣＰＵ２０のライト端
子Ｗとライトプロテクション用ＡＮＤゲート２６の一方
の入力端子に接続する。コントロールレジスタ２４のリ
セット信号出力端子は、ライン３０を介してライトプロ
テクション用ＡＮＤゲート２６の他方の入力端子に接続
すると共にＤＳＰＩＯのリセット端子ＲＳＴに接続する
。なお、ライトグロテクション用ＡＮＤゲート２６の一
方の入力端子には、図示しない幾つかの外部のライト出
力端子も接続されている。さらに、ライトプロテクショ
ン用ＡＮＤゲート２６の出力端子は、ライン３２を介し
てプログラムＲＡＭ１２のライト端子ＷＴに接続する。
ダウンロードＤＳＰ回路のブロック図である。第１図に
おいて、参照符号１０はＤＳＰを示し、ＤＳＰＩＯはデ
ータバスライン１６を介してプログラムＲＡＭ１２、デ
ータＲＡＭ１４およびデータバスバッファ１８と接続す
る。ホストＣＰＵ２０はパスライン２８を介してデータ
バスバッファ１８、ＲＯＭ２２およびコントロールレジ
スタ２４に接続すると共にホストＣＰＵ２０のライト端
子Ｗとライトプロテクション用ＡＮＤゲート２６の一方
の入力端子に接続する。コントロールレジスタ２４のリ
セット信号出力端子は、ライン３０を介してライトプロ
テクション用ＡＮＤゲート２６の他方の入力端子に接続
すると共にＤＳＰＩＯのリセット端子ＲＳＴに接続する
。なお、ライトグロテクション用ＡＮＤゲート２６の一
方の入力端子には、図示しない幾つかの外部のライト出
力端子も接続されている。さらに、ライトプロテクショ
ン用ＡＮＤゲート２６の出力端子は、ライン３２を介し
てプログラムＲＡＭ１２のライト端子ＷＴに接続する。
このような構成からなるプログラムダウンロードＤＳＰ
回路におけるプログラムのダウンロード動作につき、以
下説明する。
回路におけるプログラムのダウンロード動作につき、以
下説明する。
先ず、ホストＣＰＵ２０は、パスライン２８を介してコ
ントロールレジスタ２４に対しＤＳＰＩＯにリセットを
かけるよう指令を出し、これに基づいてコントロールレ
ジスタ２４は、ライン３０を介してリセット信号をＤＳ
ＰＩＯのリセット端子ＲＳＴおよびライトグロテクショ
ン用ＡＮＤゲート２６に出力する。ＤＳＰＩＯにリセッ
トがかかると同時にライトグロテクション用ＡＮＤゲー
ト２６のゲートがこのリセット信号によって開きライト
ゲロチクシラン用ＡＮＤゲート２６の一方の入力端子に
接続されているホストＣＰＵ２０等からのライト信号が
プログラムＲＡＭ１２のライト端子ＷＴに入力される。
ントロールレジスタ２４に対しＤＳＰＩＯにリセットを
かけるよう指令を出し、これに基づいてコントロールレ
ジスタ２４は、ライン３０を介してリセット信号をＤＳ
ＰＩＯのリセット端子ＲＳＴおよびライトグロテクショ
ン用ＡＮＤゲート２６に出力する。ＤＳＰＩＯにリセッ
トがかかると同時にライトグロテクション用ＡＮＤゲー
ト２６のゲートがこのリセット信号によって開きライト
ゲロチクシラン用ＡＮＤゲート２６の一方の入力端子に
接続されているホストＣＰＵ２０等からのライト信号が
プログラムＲＡＭ１２のライト端子ＷＴに入力される。
すなわち、ライトプロテクションが解除されると共に、
ＤＳＰＩＯはリセットされているためデータバスバッフ
ァ１６から確実に切離された状態となる。この状態で、
ホストＣＰｔＪ２０はＤＳＰ用プログラムをＲＯＭ２２
から読出して、データバスバッファ１８を介してプログ
ラムＲＡＭ１２へＤＳＰ用プログラムをダウンロードす
る。ホストＣＰＵ２０はダウンロードした後、直ちにプ
ログラムＲＡＭ１．２に書込みしなりＳＰ用グロダラム
をリードバックチェックしてからコントロールレジスタ
２４に対してリセット信号を解除するよう措令を出す、
このリセット信号解除により、ライトプロテクション用
ＡＮＤゲート２６のゲートが閉じて、プログラムＲＡＭ
１２への外部からの書込みを阻止するライトプロテクシ
ョンがかかる。同時にＤＳＰＩＯのリセット信号も解除
されるため、ＤＳＰＩＯは遅滞なくＤＳＰイニシャル処
理に入り、プログラムＲＡＭ１２に格納されたＤＳＰ用
プログラムに従って、高速ディジタル信号処理を行う。
ＤＳＰＩＯはリセットされているためデータバスバッフ
ァ１６から確実に切離された状態となる。この状態で、
ホストＣＰｔＪ２０はＤＳＰ用プログラムをＲＯＭ２２
から読出して、データバスバッファ１８を介してプログ
ラムＲＡＭ１２へＤＳＰ用プログラムをダウンロードす
る。ホストＣＰＵ２０はダウンロードした後、直ちにプ
ログラムＲＡＭ１．２に書込みしなりＳＰ用グロダラム
をリードバックチェックしてからコントロールレジスタ
２４に対してリセット信号を解除するよう措令を出す、
このリセット信号解除により、ライトプロテクション用
ＡＮＤゲート２６のゲートが閉じて、プログラムＲＡＭ
１２への外部からの書込みを阻止するライトプロテクシ
ョンがかかる。同時にＤＳＰＩＯのリセット信号も解除
されるため、ＤＳＰＩＯは遅滞なくＤＳＰイニシャル処
理に入り、プログラムＲＡＭ１２に格納されたＤＳＰ用
プログラムに従って、高速ディジタル信号処理を行う。
次に本実施例におけるＤＳＰ回路の動作監視について、
第２図および第３図を用いて説明する。第２図および第
３図は監視方法の概略を示す説明図である。
第２図および第３図を用いて説明する。第２図および第
３図は監視方法の概略を示す説明図である。
先ず、ＤＳＰＩＯは、毎回割込み処理終了後に、ＤＳＰ
用データＲＡＭ１４上の監視用レジスタであるチェック
フラッグレジスタ３４に所定のセットコードを書込む（
第２図（ａ）＃照）。
用データＲＡＭ１４上の監視用レジスタであるチェック
フラッグレジスタ３４に所定のセットコードを書込む（
第２図（ａ）＃照）。
次に、ホストＣＰＵ２０がＤＳＰデータ転送のなめにデ
ータＲＡＭ１４をアクセスした際に、データ転送と同時
に以下の■〜■の処理を行う。
ータＲＡＭ１４をアクセスした際に、データ転送と同時
に以下の■〜■の処理を行う。
■ ホストＣＰＵ２０はデータＲＡＭ１４上のチェック
フラッグレジスタ３４を読出して、セットコードが入っ
ているかチェックする（第３図（ｂ）参照）。
フラッグレジスタ３４を読出して、セットコードが入っ
ているかチェックする（第３図（ｂ）参照）。
■ ホストＣＰＵ２０からデータＲＡＭ１４上のチエ・
ｙクツラッグレジスタ３４に対して、強制的にリセット
コードを書込む（第３図（Ｃ）＃照）。
ｙクツラッグレジスタ３４に対して、強制的にリセット
コードを書込む（第３図（Ｃ）＃照）。
■ ホストＣＰＵ２０は、直ちに再度チェックフラッグ
レジスタ３４を読出して、上記リセ・ｙトコードが書込
まれているかを照合する（第３図（ｄ）参照）。
レジスタ３４を読出して、上記リセ・ｙトコードが書込
まれているかを照合する（第３図（ｄ）参照）。
上記の処理で、異常があれば、ＤＳＰＩＯの故障あるい
はホストＣＰＵ２０とのデータ取合回路までのいずれか
の異常であると判定することができる。
はホストＣＰＵ２０とのデータ取合回路までのいずれか
の異常であると判定することができる。
前述した実施例から明らかなように、本発明によれば、
ＤＳＰ用プログラムＲＡＭへ外部システムのホストＣＰ
Ｕからプログラムをダウンロードする際に、ＤＳＰにリ
セットをかけると同時にＤＳＰ用プログラムＲＡＭに対
するライトプロテクションを解除して書込み、書込まれ
たプログラムは直ちにリードバックチェックを行い書込
みプログラムの確認をしてからＤＳＰリセットを解除す
ると共に再びＤＳＰ用プログラムＲＡＭに対するライト
プロテクションがかかるよう構成することにより、プロ
グラムの確実なダウンロードとその保護を行うことがで
き、プログラムダウンロードＤＳＰ回路の信頼度向上を
図ることができる。
ＤＳＰ用プログラムＲＡＭへ外部システムのホストＣＰ
Ｕからプログラムをダウンロードする際に、ＤＳＰにリ
セットをかけると同時にＤＳＰ用プログラムＲＡＭに対
するライトプロテクションを解除して書込み、書込まれ
たプログラムは直ちにリードバックチェックを行い書込
みプログラムの確認をしてからＤＳＰリセットを解除す
ると共に再びＤＳＰ用プログラムＲＡＭに対するライト
プロテクションがかかるよう構成することにより、プロ
グラムの確実なダウンロードとその保護を行うことがで
き、プログラムダウンロードＤＳＰ回路の信頼度向上を
図ることができる。
また、ＤＳＰ用データＲＡＭ上に設けた監視レジスタに
対するＤＳＰおよびホストＣＰＵとのリードライトチェ
ックを行うよう構成したことにより、従来のＷＤＴ回路
によるＤＳＰの稼動監視を省略でき、検出遅れ無く直ち
にエラー検出ができると共にデータＲＡＭ動作不良や周
期性のあるプログラム暴走に対しても検出が可能となり
、信頼度向上に寄与する効果は大きい。
対するＤＳＰおよびホストＣＰＵとのリードライトチェ
ックを行うよう構成したことにより、従来のＷＤＴ回路
によるＤＳＰの稼動監視を省略でき、検出遅れ無く直ち
にエラー検出ができると共にデータＲＡＭ動作不良や周
期性のあるプログラム暴走に対しても検出が可能となり
、信頼度向上に寄与する効果は大きい。
以上、本発明の好適な実施例について説明したが、本発
明は前記実施例に限定されることなく、本発明の精神を
逸脱しない範囲内において種々の設計変更をなし得るこ
とは勿論である。
明は前記実施例に限定されることなく、本発明の精神を
逸脱しない範囲内において種々の設計変更をなし得るこ
とは勿論である。
第１図は本発明に係るプログラムダウンロードＤＳＰ回
路の一実施例を示すブロック図、第２図は本発明に係る
監視方法の概略を示し割込み処理終了後のＤＳＰからデ
ータＲＡＭ上の監視レジスタへのセットコード書込みを
示す説明図、第３図は本発明に係る監視方法の概略を示
しデータＲＡＭ上の監視レジスタとホストＣＰＵとの信
号授受を示す説明図である。 １０・・・Ｄ Ｓ Ｐ １２・・・プログラ
ムＲＡＭ１４・・・データＲＡＭ １６・・・デー
タバスライン１８・・・データバスバッファ ２０・・・ホストＣＰＵ ２２・・・ＲＯＭ２４・
・・コントロールレジスタ
路の一実施例を示すブロック図、第２図は本発明に係る
監視方法の概略を示し割込み処理終了後のＤＳＰからデ
ータＲＡＭ上の監視レジスタへのセットコード書込みを
示す説明図、第３図は本発明に係る監視方法の概略を示
しデータＲＡＭ上の監視レジスタとホストＣＰＵとの信
号授受を示す説明図である。 １０・・・Ｄ Ｓ Ｐ １２・・・プログラ
ムＲＡＭ１４・・・データＲＡＭ １６・・・デー
タバスライン１８・・・データバスバッファ ２０・・・ホストＣＰＵ ２２・・・ＲＯＭ２４・
・・コントロールレジスタ
Claims (1)
- （１）ＤＳＰ用プログラムＲＡＭに外部のホストＣＰＵ
からプログラムをダウンロードして動作するプログラム
ダウンロードＤＳＰ回路において、 外部のホストＣＰＵからＤＳＰリセットをかけることに
よりライトプロテクションを解除して前記ＤＳＰ用プロ
グラムＲＡＭを書込みイネーブル状態にしてからプログ
ラムを書込み、該書込みプログラムのリードバックチェ
ックを行った後に前記ＤＳＰリセットを解除するプログ
ラムダウンロード手段と、 ＤＳＰ用データＲＡＭ上に設けた監視レジスタに対しＤ
ＳＰの割込み処理が終了した時点でＤＳＰは所定のセッ
トコードを書込み、外部のホストＣＰＵから前記ＤＳＰ
用データＲＡＭをアクセスする際に前記監視レジスタか
ら前記セットコードが読出せることをチェックすると同
時に外部のホストＣＰＵから前記監視レジスタにリセッ
トコードを書込み、リードバックチェックして前記リセ
ットコードの照合を行うＤＳＰ回路の稼動監視手段とを
備えたことを特徴とするプログラムダウンロードＤＳＰ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3375289A JPH02213968A (ja) | 1989-02-15 | 1989-02-15 | プログラムダウンロードｄｓｐ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3375289A JPH02213968A (ja) | 1989-02-15 | 1989-02-15 | プログラムダウンロードｄｓｐ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02213968A true JPH02213968A (ja) | 1990-08-27 |
Family
ID=12395159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3375289A Pending JPH02213968A (ja) | 1989-02-15 | 1989-02-15 | プログラムダウンロードｄｓｐ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02213968A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997014082A1 (en) * | 1995-10-09 | 1997-04-17 | Fanuc Ltd | Method of editing sequence data |
| FR2749462A1 (fr) * | 1996-06-04 | 1997-12-05 | Ela Medical Sa | Dispositif autonome, notamment dispositif medical implantable actif et, son programmateur externe a transmission synchrone |
| KR20010053200A (ko) * | 1999-04-27 | 2001-06-25 | 마츠시타 덴끼 산교 가부시키가이샤 | 프로그램 다운로딩 장치 및 프로그램 다운로딩 방법 |
| US7350037B2 (en) | 2003-05-21 | 2008-03-25 | Oki Electric Industry Co., Ltd. | Digital signal processor and digital signal processing method enabling concurrent program download and execution |
| JP2008522260A (ja) * | 2004-11-19 | 2008-06-26 | カーヴェー−ソフトウエア ゲーエムベーハー | Ｉｅｃ６１５０８ｓｉｌ１から３またはｅｎ９５４−１カテゴリー１から４による安全なパラメータ化の方法および装置 |
-
1989
- 1989-02-15 JP JP3375289A patent/JPH02213968A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997014082A1 (en) * | 1995-10-09 | 1997-04-17 | Fanuc Ltd | Method of editing sequence data |
| FR2749462A1 (fr) * | 1996-06-04 | 1997-12-05 | Ela Medical Sa | Dispositif autonome, notamment dispositif medical implantable actif et, son programmateur externe a transmission synchrone |
| EP0812080A1 (fr) * | 1996-06-04 | 1997-12-10 | ELA MEDICAL (Société anonyme) | Dispositif autonome, notamment dispositif médical implantable actif, et son programmateur externe à transmission synchrone |
| KR20010053200A (ko) * | 1999-04-27 | 2001-06-25 | 마츠시타 덴끼 산교 가부시키가이샤 | 프로그램 다운로딩 장치 및 프로그램 다운로딩 방법 |
| US7350037B2 (en) | 2003-05-21 | 2008-03-25 | Oki Electric Industry Co., Ltd. | Digital signal processor and digital signal processing method enabling concurrent program download and execution |
| JP2008522260A (ja) * | 2004-11-19 | 2008-06-26 | カーヴェー−ソフトウエア ゲーエムベーハー | Ｉｅｃ６１５０８ｓｉｌ１から３またはｅｎ９５４−１カテゴリー１から４による安全なパラメータ化の方法および装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07271403A (ja) | 非運用系メモリ更新方式 | |
| JPH02213968A (ja) | プログラムダウンロードｄｓｐ回路 | |
| JPS61188626A (ja) | マイクロプロセツサ | |
| JPS60159951A (ja) | 情報処理装置におけるトレ−ス方式 | |
| JPH01125633A (ja) | マルチプロセッサシステムのデバッグ法 | |
| JP4543505B2 (ja) | マイクロコンピュータの制御方法及び異常監視装置 | |
| JPH10228395A (ja) | 制御用コントローラの異常診断装置 | |
| JP2902861B2 (ja) | トレース機能付バッファ装置 | |
| JPH0454656A (ja) | 電子機器 | |
| JPH0212443A (ja) | 二重化処理装置 | |
| JPS6195464A (ja) | デ−タ保護方式 | |
| JPS61279940A (ja) | 計算機の異常検出装置 | |
| JPH06161797A (ja) | データ処理装置 | |
| JPH0319574B2 (ja) | ||
| JPH04162141A (ja) | 情報処理装置 | |
| JPH0480860A (ja) | プログラムロード方式 | |
| JPH03191451A (ja) | エラー訂正方式 | |
| JPH01271853A (ja) | 電子卓上計算機 | |
| JPH08123734A (ja) | データ格納領域のデータの破壊発生チェック方法及びプログラムの暴走チェック方法、並びにデータ格納領域のデータの破壊発生原因探究方法及びプログラムの暴走原因探究方法 | |
| JPS631657B2 (ja) | ||
| JPS60201437A (ja) | マイクロプロセツサ | |
| JPH0333939A (ja) | マイクロプロセッサ | |
| JPH04369711A (ja) | 電子ディスクサブシステム | |
| JPS60220448A (ja) | マルチｃｐｕシステムの相互チエツク方法 | |
| JPH02111218A (ja) | ディジタル保護リレー装置 |