JPH02214123A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH02214123A JPH02214123A JP3357589A JP3357589A JPH02214123A JP H02214123 A JPH02214123 A JP H02214123A JP 3357589 A JP3357589 A JP 3357589A JP 3357589 A JP3357589 A JP 3357589A JP H02214123 A JPH02214123 A JP H02214123A
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- Japan
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- semiconductor device
- ldd
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- impurity region
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は低温、特に液体窒素温度で動作させることを特
徴とするＭＯＳデバイスに係り、従来よりもホットキャ
リア耐性に優れ、かつ高速動作が可能なＬＤＤ構造ＭＯ
Ｓデバイスに関する。
徴とするＭＯＳデバイスに係り、従来よりもホットキャ
リア耐性に優れ、かつ高速動作が可能なＬＤＤ構造ＭＯ
Ｓデバイスに関する。
Ｃ従来の技術〕
従来ＭｏＳトランジスタの高耐圧構造としては。
アイ・イー・イー・イー、ジャーナル オブソリッドス
テートサーキツツ、ニス シー１５ （１９８０年）、
第４２４頁から４３２頁（ＩＥＥＥ Ｊ。
テートサーキツツ、ニス シー１５ （１９８０年）、
第４２４頁から４３２頁（ＩＥＥＥ Ｊ。
ｏｆ ５ｏｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、Ｓ
Ｃ−１５，４２４。
Ｃ−１５，４２４。
１９８０）において論じられているようなライトリ−・
ドープト・ドレイン（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒ
ａｉｎ）構造、略してＬＤＤ構造があった０本構造はソ
ース・ドレイン拡散層のゲート電極に接する領域に低不
純物濃度層（ＬＤＤ層）を形成してドレイン近傍の電界
を緩和することにしたものである。そして、ＬＤＤ層の
燐イオン打込量の室温での最適値は、１９８４年アイ・
イー・デー・エム テクニカルダイジェスト、第７７４
頁から第７７７頁（１９８４Ｉ ＥＤＭ、 Ｔｅｃｈ、
Ｄｉｇ、 ｐ、 ７７４）において示されているよう
に、１０１δ（！−″！、もしくはその近傍の値である
。
ドープト・ドレイン（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒ
ａｉｎ）構造、略してＬＤＤ構造があった０本構造はソ
ース・ドレイン拡散層のゲート電極に接する領域に低不
純物濃度層（ＬＤＤ層）を形成してドレイン近傍の電界
を緩和することにしたものである。そして、ＬＤＤ層の
燐イオン打込量の室温での最適値は、１９８４年アイ・
イー・デー・エム テクニカルダイジェスト、第７７４
頁から第７７７頁（１９８４Ｉ ＥＤＭ、 Ｔｅｃｈ、
Ｄｉｇ、 ｐ、 ７７４）において示されているよう
に、１０１δ（！−″！、もしくはその近傍の値である
。
しかし、上記ＬＤＤ構造ＭＯＳトランジスタは低温動作
について配慮されておらず、これを液体窒素温度で動作
させると低不純物濃度層（Ｌ Ｄ Ｄ層）の抵抗値がキ
ャリアフリーズアウト効果で増大し動作電流値が減少す
るとともに、ＬＤＤ構造ＭＯＳトランジスタに固有のホ
ットキャリア劣化が増大するとの問題があった。
について配慮されておらず、これを液体窒素温度で動作
させると低不純物濃度層（Ｌ Ｄ Ｄ層）の抵抗値がキ
ャリアフリーズアウト効果で増大し動作電流値が減少す
るとともに、ＬＤＤ構造ＭＯＳトランジスタに固有のホ
ットキャリア劣化が増大するとの問題があった。
本発明の目的は上記の低温でのＬＤＤ抵抗増大による性
能劣化の問題を解決し、ＬＤＤ構造ＭＯＳトランジスタ
の液体窒素温度での高信頼度動作を可能とすることにあ
る。
能劣化の問題を解決し、ＬＤＤ構造ＭＯＳトランジスタ
の液体窒素温度での高信頼度動作を可能とすることにあ
る。
上記目的は、ＬＤＤ層の燐イオン打込み量を１．５ Ｘ
１０１１Ｓｃｓ″″” 以上テ、２．５ Ｘ １０”
ｃｍ−２以下の量とすることにより達成される。より正
確な最適化はＬＤＤ層の燐イオン打込み量を１０１４ａ
１″″！、またはその近傍の値とすることにより達成さ
れる。
１０１１Ｓｃｓ″″” 以上テ、２．５ Ｘ １０”
ｃｍ−２以下の量とすることにより達成される。より正
確な最適化はＬＤＤ層の燐イオン打込み量を１０１４ａ
１″″！、またはその近傍の値とすることにより達成さ
れる。
本発明の作用を新たに得た実験効果を用いて説明する。
第２図はＬＤＤ構造ｎＭＯＳトランジスタのＤＣストレ
ス実験結果を示したものである。
ス実験結果を示したものである。
ＤＣストレスとして印加したドレイン電圧は５ｖであり
、ゲート電圧は基板電流が最大となる値に設定している
。縦軸はストレスを１００００秒印加した後の非飽和領
域のトランスコンダクタンスＧｍの劣化率を示しており
、横軸はＬＤＤ層の燐イオン打込量（ａｍ−”）を示し
ている。第２図には、０℃（氷水）と７７にの面温度条
件でのホットキャリアによるＧｍ劣化率対しＤＤ部燐イ
オン打込量の関係を示した。室温に近い０℃では、従来
１９８４年アイ・イー・デー・エム テクニカルダイジ
ェスト、第７７４頁から７７７頁において示されている
結果と同様に、打込量１０ ”ｃｍ−”において劣化量
が最小となった。しかし液体窒素温度では、イオン打込
量１０工８ＧＷ″″２の従来デバイスはストレス時間１
００００秒で、約１０″′ｌの大きなＧｍ劣化を生じて
いる。これはＬＤＤ層抵抗がキャリアフリーズアウト効
果で増大するためである。これに対しイオン打込量を１
．５Ｘ１０１δ以上で２．５Ｘ１０”■−２以下の量と
すれば上記キャリアフリーズアウト効果を弱めることが
出来、従来デバイスよりも液体窒素温度（７７Ｋ）での
劣化率を低減できる。またこの時の７７に劣化率は室温
劣化率（約１Ｏ−２）の７倍以内に低減でき、産業的実
用性が確保される。イオン打込量を３×１０１８以上で
２．ｌＸ１０”（！１″″２以下の量とすれば室温劣化
率の５倍以内という産業的実用価値の有る信頼度が７７
にで確保される。さらに、イオン打込量を５×１０１３
以上テ１．８ Ｘ １０”ａ＋＋−２以下の量とすれば
、室温劣化率の３倍以内という産業的実用価値の有る信
頼度が７７ Ｋで確保される。
、ゲート電圧は基板電流が最大となる値に設定している
。縦軸はストレスを１００００秒印加した後の非飽和領
域のトランスコンダクタンスＧｍの劣化率を示しており
、横軸はＬＤＤ層の燐イオン打込量（ａｍ−”）を示し
ている。第２図には、０℃（氷水）と７７にの面温度条
件でのホットキャリアによるＧｍ劣化率対しＤＤ部燐イ
オン打込量の関係を示した。室温に近い０℃では、従来
１９８４年アイ・イー・デー・エム テクニカルダイジ
ェスト、第７７４頁から７７７頁において示されている
結果と同様に、打込量１０ ”ｃｍ−”において劣化量
が最小となった。しかし液体窒素温度では、イオン打込
量１０工８ＧＷ″″２の従来デバイスはストレス時間１
００００秒で、約１０″′ｌの大きなＧｍ劣化を生じて
いる。これはＬＤＤ層抵抗がキャリアフリーズアウト効
果で増大するためである。これに対しイオン打込量を１
．５Ｘ１０１δ以上で２．５Ｘ１０”■−２以下の量と
すれば上記キャリアフリーズアウト効果を弱めることが
出来、従来デバイスよりも液体窒素温度（７７Ｋ）での
劣化率を低減できる。またこの時の７７に劣化率は室温
劣化率（約１Ｏ−２）の７倍以内に低減でき、産業的実
用性が確保される。イオン打込量を３×１０１８以上で
２．ｌＸ１０”（！１″″２以下の量とすれば室温劣化
率の５倍以内という産業的実用価値の有る信頼度が７７
にで確保される。さらに、イオン打込量を５×１０１３
以上テ１．８ Ｘ １０”ａ＋＋−２以下の量とすれば
、室温劣化率の３倍以内という産業的実用価値の有る信
頼度が７７ Ｋで確保される。
さらにより正確な最適化として、イオン打込量を１０１
４ａｓ−”またはその近傍の値とすることにより、７７
にでのホットキャリアによるＧｍ劣化率をほぼ室温値並
に抑えることが出来る。
４ａｓ−”またはその近傍の値とすることにより、７７
にでのホットキャリアによるＧｍ劣化率をほぼ室温値並
に抑えることが出来る。
ＬＤＤ層の燐イオン打込量を１０１８ａｎ−２以下とし
たときもＬＤＤ部での電界緩和効果が強く効いて７７に
での劣化率を低減できるが、一方寄生抵抗増大になる動
作電流低下が問題となる。
たときもＬＤＤ部での電界緩和効果が強く効いて７７に
での劣化率を低減できるが、一方寄生抵抗増大になる動
作電流低下が問題となる。
第３図にはＬＤＤ構造ｎＭＯＳトランジスタの寄生抵抗
測定結果を示す、ＬＤＤ層の燐イオン打込量が０．４
Ｘ Ｉ Ｏ”（！１−”の寄生抵抗対ゲート電圧特性カ
ーブ（ａ）および、同イオン打込量が１０”ａ１″″２
の特性カーブ（ｂ）が示すように、燐イオン打込み量が
１０”ｃｍ−”を下回ると７７にでの寄生抵抗が目立っ
て大きくなってしまう、この寄生抵抗増大は動作電流の
大きな低下を生じる。
測定結果を示す、ＬＤＤ層の燐イオン打込量が０．４
Ｘ Ｉ Ｏ”（！１−”の寄生抵抗対ゲート電圧特性カ
ーブ（ａ）および、同イオン打込量が１０”ａ１″″２
の特性カーブ（ｂ）が示すように、燐イオン打込み量が
１０”ｃｍ−”を下回ると７７にでの寄生抵抗が目立っ
て大きくなってしまう、この寄生抵抗増大は動作電流の
大きな低下を生じる。
本発明のようにＬＤＤ層打込量を１．５×１０１３以上
で２．５Ｘ１０２以下の量、または３Ｘ１０”８以上で
２．ｌＸ１０２以下の量、または５×１０１３以上で１
．８ Ｘ １０１’以下の量、さらに１０”（！ｌ−”
またはその近傍の値とした時は、カーブ（Ｃ）。
で２．５Ｘ１０２以下の量、または３Ｘ１０”８以上で
２．ｌＸ１０２以下の量、または５×１０１３以上で１
．８ Ｘ １０１’以下の量、さらに１０”（！ｌ−”
またはその近傍の値とした時は、カーブ（Ｃ）。
（ｄ）、（ｅ）が示すように７７にでの寄生抵抗はほぼ
従来型室温値並の値（カーブ（ｆ））を示すことが明ら
かである。このように本発明は７７にでの寄生抵抗を増
すことなく、７７にでのホットキャリア劣化率を従来よ
りも大幅に低減できる。
従来型室温値並の値（カーブ（ｆ））を示すことが明ら
かである。このように本発明は７７にでの寄生抵抗を増
すことなく、７７にでのホットキャリア劣化率を従来よ
りも大幅に低減できる。
以下本発明の説明を実施例を用いて行なう０本発明によ
る第１の実施例を第１図に示す、第１図はＬＤＤ構造ｎ
チャネルＭＯＳトランジスタであり、ＬＤＤ層燐イオン
打込量を１０”３−”としている、１はｐ型Ｓｉ基板、
６はＳｉＯ工膜、７はポリシリコンからなるゲート電極
である。４，５は低不純物濃度のドレイン、ソース（ｎ
″″）層であり、燐を５０ＫａＶ以下で１Ｑ１４０−２
の量打ち込んで形成する。その接合深さ（Ｘ ｊ ）は
０．３μｍ以下であり、表面不純物濃度は１０１６〜１
０ｓ。
る第１の実施例を第１図に示す、第１図はＬＤＤ構造ｎ
チャネルＭＯＳトランジスタであり、ＬＤＤ層燐イオン
打込量を１０”３−”としている、１はｐ型Ｓｉ基板、
６はＳｉＯ工膜、７はポリシリコンからなるゲート電極
である。４，５は低不純物濃度のドレイン、ソース（ｎ
″″）層であり、燐を５０ＫａＶ以下で１Ｑ１４０−２
の量打ち込んで形成する。その接合深さ（Ｘ ｊ ）は
０．３μｍ以下であり、表面不純物濃度は１０１６〜１
０ｓ。
３″″Ｓである。８はゲート電極側壁部に形成したスペ
ーサ酸化膜であり、ＬＤＤ層形成後ＨＬＤ（Ｈｉｇｈ
Ｔｅｍｐｅｒａｔｕｒｅ−Ｌｏｗ Ｐｒｅｓｓｕｒｅ
Ｄｅｐｏｓｉｔｉｏｎ）法で堆積したものである。２，
３はスペーサ８を形成後、砒素（Ａ＠）イオンを１０
”〜１０１ｓａａ−”イオン打釘みして形成した高濃度
ｎ型領域であり、ｎＭＯＳトランジスタのドレイン・ソ
ースとなる。
ーサ酸化膜であり、ＬＤＤ層形成後ＨＬＤ（Ｈｉｇｈ
Ｔｅｍｐｅｒａｔｕｒｅ−Ｌｏｗ Ｐｒｅｓｓｕｒｅ
Ｄｅｐｏｓｉｔｉｏｎ）法で堆積したものである。２，
３はスペーサ８を形成後、砒素（Ａ＠）イオンを１０
”〜１０１ｓａａ−”イオン打釘みして形成した高濃度
ｎ型領域であり、ｎＭＯＳトランジスタのドレイン・ソ
ースとなる。
本実施例において実測した液体窒素温度（７７Ｋ）での
寄生抵抗値は第３図に示すようにゲート電圧５ｖで約１
００Ωであり、従来デバイス（ＬＤＤ層燐イオン打込量
； １０１８ａｍ−”）の室温寄生抵抗値にほぼ等しい
値となった。また本実施例によればその７７にでのＧｍ
劣化率は、第２図に示すようにフォアワードモードで１
０−２ リバースモードで４×１０″″２に低減出来、
７７にでのホットキャリア信頼性を改善することができ
た。
寄生抵抗値は第３図に示すようにゲート電圧５ｖで約１
００Ωであり、従来デバイス（ＬＤＤ層燐イオン打込量
； １０１８ａｍ−”）の室温寄生抵抗値にほぼ等しい
値となった。また本実施例によればその７７にでのＧｍ
劣化率は、第２図に示すようにフォアワードモードで１
０−２ リバースモードで４×１０″″２に低減出来、
７７にでのホットキャリア信頼性を改善することができ
た。
本実施例ではＬＤＤ層燐イオン打込量を１０１４ｄｌｌ
″″！としたが、打込量を１．５ Ｘ １０”以上で２
．５ Ｘ １０”ｍ−” 以下（１）量トスレば７７に
劣化率を室温値の７倍以内におさえて産業的実用性が確
保できる。また３×１０１３以上で２．ｌＸ１０１番０
１１″″！以下の量、および５Ｘ１０”８以上で１．８
×１０”（！１″″２以下の量としても、７７に劣化率
をそれぞれ従来型室温値の５倍以内の値および３倍以内
の値におさえて産業的実用性を確保できる。
″″！としたが、打込量を１．５ Ｘ １０”以上で２
．５ Ｘ １０”ｍ−” 以下（１）量トスレば７７に
劣化率を室温値の７倍以内におさえて産業的実用性が確
保できる。また３×１０１３以上で２．ｌＸ１０１番０
１１″″！以下の量、および５Ｘ１０”８以上で１．８
×１０”（！１″″２以下の量としても、７７に劣化率
をそれぞれ従来型室温値の５倍以内の値および３倍以内
の値におさえて産業的実用性を確保できる。
本発明の第２の実施例を第４図に示す。
本実施例は非対称低濃度ドレイン（ＬＤＤ）型判
７チヤネルＭｏＳトランジスタの発明例であり、本実施
例が第１の実施例と異なるところは、第１の実施例の低
不純物濃度ソース、５の代わりに。
例が第１の実施例と異なるところは、第１の実施例の低
不純物濃度ソース、５の代わりに。
不純物濃度の高いｎ型不純物領域９を形成している点に
ある。低濃度ドレイン４は第１の実施例と同様に燐を５
０ＫｅＶ以下で１０”０１″″工の量、打外部端子から
見た実効ゲート電圧を低下させることなく、ホットキャ
リア耐圧を増加で肴る。そして低濃度ドレイン濃度の最
適化で７７にでの素子劣化を従来デバイスに比べて約１
桁低減できる。
ある。低濃度ドレイン４は第１の実施例と同様に燐を５
０ＫｅＶ以下で１０”０１″″工の量、打外部端子から
見た実効ゲート電圧を低下させることなく、ホットキャ
リア耐圧を増加で肴る。そして低濃度ドレイン濃度の最
適化で７７にでの素子劣化を従来デバイスに比べて約１
桁低減できる。
本発明はＬＤＤ構成ＭＯＳトランジスタの低濃度ドレイ
ン部燐イオン打込み量を１．５Ｘ１０”δ１−１以上２
．５Ｘ１０”Ｃ１１−２以下の量としたもので、これに
より７７にでのホットキャリア劣化率を従来デバイス値
よりも低減できた。
ン部燐イオン打込み量を１．５Ｘ１０”δ１−１以上２
．５Ｘ１０”Ｃ１１−２以下の量としたもので、これに
より７７にでのホットキャリア劣化率を従来デバイス値
よりも低減できた。
また本発明は上記燐イオン打込量を１０”（１ｍ−”ま
たはその近傍の値としたもので、これにより７７にでの
劣化率を最小化でき従来デバイスの室温値並に低減でき
た。
たはその近傍の値としたもので、これにより７７にでの
劣化率を最小化でき従来デバイスの室温値並に低減でき
た。
第１図は本発明の第１の実施例を示す図、第２図は本発
明デバイスのホットキャリア信頼性を示す図、第３図は
本発明デバイスの寄生抵抗結果を示す図、第４図は本発
明の第２の実施例を示す図である。 １・・・ｐ型Ｓｉ基板、 ２・・・ドレイン、 ３・・・ソース、 ４・・・低濃度ドレイン、 ５・・・低濃度ソース、 ６・・・ 第 図 図
明デバイスのホットキャリア信頼性を示す図、第３図は
本発明デバイスの寄生抵抗結果を示す図、第４図は本発
明の第２の実施例を示す図である。 １・・・ｐ型Ｓｉ基板、 ２・・・ドレイン、 ３・・・ソース、 ４・・・低濃度ドレイン、 ５・・・低濃度ソース、 ６・・・ 第 図 図
Claims (1)
- 【特許請求の範囲】 １、ドレインまたはソース領域の少なくとも一方のうち
ゲート電極に隣接する表面部分に、不純物濃度が他のド
レイン・ソース領域の不純物濃度よりも低いｎ型不純物
領域を有するｎチャネルＭＯＳトランジスタを有し、前
記の低濃度ｎ型不純物領域が燐イオンを１．５×１０＾
１＾３以上で２．５×１０＾１＾４ｃｍ＾−＾２以下の
量だけ打込んで形成されていることを特徴とする半導体
装置であり、かつ該装置を１５０以下の動作温度に冷却
するための冷却手段を具備した半導体装置。 ２、該低濃度ｎ型不純物領域が燐イオンを３×１０＾１
＾３以上で２．１×１０＾１＾４ｃｍ＾−＾２以下の量
だけ打込んで形成されていることを特徴とする特許請求
の範囲第１項記載の半導体装置。 ３、該低濃度ｎ型不純物領域が燐イオンを５×１０＾１
＾８以上で１．８×１０＾１＾４ｃｍ＾−＾２以下の量
だけ打込んで形成されていることを特徴とする特許請求
の範囲第１項記載の半導体装置。 ４、該低濃度ｎ型不純物領域が燐イオンを１０＾１＾４
ｃｍ＾−＾２の量またはその近傍の量だけ打込んで形成
されていることを特徴とする特許請求の範囲第１項記載
の半導体装置。 ５、液体窒素温度、またはその近傍の温度範囲で動作さ
せることを特徴とする特許請求の範囲第１項、第２項、
第３項および第４項のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3357589A JP2708525B2 (ja) | 1989-02-15 | 1989-02-15 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3357589A JP2708525B2 (ja) | 1989-02-15 | 1989-02-15 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02214123A true JPH02214123A (ja) | 1990-08-27 |
| JP2708525B2 JP2708525B2 (ja) | 1998-02-04 |
Family
ID=12390331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3357589A Expired - Fee Related JP2708525B2 (ja) | 1989-02-15 | 1989-02-15 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2708525B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5925914A (en) * | 1997-10-06 | 1999-07-20 | Advanced Micro Devices | Asymmetric S/D structure to improve transistor performance by reducing Miller capacitance |
-
1989
- 1989-02-15 JP JP3357589A patent/JP2708525B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5925914A (en) * | 1997-10-06 | 1999-07-20 | Advanced Micro Devices | Asymmetric S/D structure to improve transistor performance by reducing Miller capacitance |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2708525B2 (ja) | 1998-02-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |