JPH067593B2 - ゲートターンオフサイリスタ - Google Patents
ゲートターンオフサイリスタInfo
- Publication number
- JPH067593B2 JPH067593B2 JP63051872A JP5187288A JPH067593B2 JP H067593 B2 JPH067593 B2 JP H067593B2 JP 63051872 A JP63051872 A JP 63051872A JP 5187288 A JP5187288 A JP 5187288A JP H067593 B2 JPH067593 B2 JP H067593B2
- Authority
- JP
- Japan
- Prior art keywords
- short
- anode
- turn
- layer
- buffer layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ｎベース層がアノード側に低抵抗のｎバッフ
ァ層を有し、そのｎバッファ層がｐエミッタ層を貫通し
てアノード電極に接触するアノードショート構造を持つ
ゲートターンオフ（ＧＴＯ）サイリスタに関する。
ァ層を有し、そのｎバッファ層がｐエミッタ層を貫通し
てアノード電極に接触するアノードショート構造を持つ
ゲートターンオフ（ＧＴＯ）サイリスタに関する。
ＧＴＯサイリスタでアノードショートを採用する理由
は、アノード側のｐエミッタからの正孔の注入効率をお
さえることにより、ＧＴＯサイリスタのターンオフ時の
テイル電流の減衰が早くなってターンオフ損失が小さく
なること、ターンオフ時間が早くなることおよびターン
オフ時にＧＴＯサイリスタのカソードセグメント中心部
への電流集中もおさえられることにある。そこでカソー
ドセグメント中心部直下でｎ＋バッファ層にｐエミッタ
層を貫通させてショートする方法がとられる。
は、アノード側のｐエミッタからの正孔の注入効率をお
さえることにより、ＧＴＯサイリスタのターンオフ時の
テイル電流の減衰が早くなってターンオフ損失が小さく
なること、ターンオフ時間が早くなることおよびターン
オフ時にＧＴＯサイリスタのカソードセグメント中心部
への電流集中もおさえられることにある。そこでカソー
ドセグメント中心部直下でｎ＋バッファ層にｐエミッタ
層を貫通させてショートする方法がとられる。
ここで、第２図によりｎエミッタ層１，ｐベース２，ｎ
ベース層３，ｐエミッタ層５のほかにｎ＋バッファ層４
を持つＧＴＯサイリスタの構造を考えてみる。ｎ＋バッ
ファ層を持つＧＴＯサイリスタの基本概念は、ＧＴＯサ
イリスタのシリコン基板厚さを薄くし、かつ順方向耐圧
を大きく出すということであり、基板厚さを薄くするこ
とによりオン電圧およびスイッチングロスの低減が達成
される。ｎ＋バッファ層４の役割は、素子に順電圧を印
加した時の空乏層の拡がりをおさえることである。この
ｎ＋バッファ層は非常に高濃度のため抵抗が著しく小さ
くなっている。先に述べたように、アノードショートは
アノード側からの正孔の注入をおさえ、またターンオフ
時にはｎベース層に蓄積された過剰キャリアの掃き出し
に効果がある。これはすなわち、ｐエミッタ層をアノー
ドによりｎベース層とショートしているためであり、シ
ョートの抵抗の大小によりその効果は大きく左右される
わけである。したがって、ｎ＋バッファ層を持つＧＴＯ
サイリスタではｎ＋バッファ層の抵抗が小さいので、ア
ノードショートの効果は多大となることが理解出来る。
ベース層３，ｐエミッタ層５のほかにｎ＋バッファ層４
を持つＧＴＯサイリスタの構造を考えてみる。ｎ＋バッ
ファ層を持つＧＴＯサイリスタの基本概念は、ＧＴＯサ
イリスタのシリコン基板厚さを薄くし、かつ順方向耐圧
を大きく出すということであり、基板厚さを薄くするこ
とによりオン電圧およびスイッチングロスの低減が達成
される。ｎ＋バッファ層４の役割は、素子に順電圧を印
加した時の空乏層の拡がりをおさえることである。この
ｎ＋バッファ層は非常に高濃度のため抵抗が著しく小さ
くなっている。先に述べたように、アノードショートは
アノード側からの正孔の注入をおさえ、またターンオフ
時にはｎベース層に蓄積された過剰キャリアの掃き出し
に効果がある。これはすなわち、ｐエミッタ層をアノー
ドによりｎベース層とショートしているためであり、シ
ョートの抵抗の大小によりその効果は大きく左右される
わけである。したがって、ｎ＋バッファ層を持つＧＴＯ
サイリスタではｎ＋バッファ層の抵抗が小さいので、ア
ノードショートの効果は多大となることが理解出来る。
第３図は、ｎ＋バッファ層４を持つＧＴＯサイリスタの
ショート部面積をアノード有効面積で割った値を％で示
すアノードショート率とターンオフ時間の関係を示した
ものである。ここでわかるように、ショート率が増すと
ターンオフ時間が短くなり、ショート率が減るとターン
オフ時間が長くなることがわかる。
ショート部面積をアノード有効面積で割った値を％で示
すアノードショート率とターンオフ時間の関係を示した
ものである。ここでわかるように、ショート率が増すと
ターンオフ時間が短くなり、ショート率が減るとターン
オフ時間が長くなることがわかる。
ところで、ｎ＋バッファ層はアノードショート構造をも
つＧＴＯサイリスタのターンオフ特性に悪い影響を与え
る。従来、第４図(a)，(b)に透視平面図，断面図で示す
ように斜線を引いて示したそれぞれの短冊状のカソード
セグメント10の直下に形成されるｎ＋バッファ層４のｐ
エミッタ層５を貫通する部分41によるアノードショート
は、第５図に示すようなマスクのわずかのずれによりシ
ョート率が変わったり、カソードセグメントの中心から
ずれたりすることは避けられない。ショート率が変わっ
た場合は、第３図からわかるようにセグメント１本，１
本のターンオフ時間にばらつきを生じ、このばらつきが
ターンオフ時のセグメント１本への電流を集中を引き起
こす。ターンオフ時間の長いセグメント、すなわちここ
ではアノードショート率が見かけ上小さくなったセグメ
ントに電流が集中してターンオフ破壊に至る。また、シ
ョート部41がカソードセグメント10の直下の中心からず
れた場合は、セグメント内での電流のアンバランスが生
じ、やはりターンオフ破壊に至る。
つＧＴＯサイリスタのターンオフ特性に悪い影響を与え
る。従来、第４図(a)，(b)に透視平面図，断面図で示す
ように斜線を引いて示したそれぞれの短冊状のカソード
セグメント10の直下に形成されるｎ＋バッファ層４のｐ
エミッタ層５を貫通する部分41によるアノードショート
は、第５図に示すようなマスクのわずかのずれによりシ
ョート率が変わったり、カソードセグメントの中心から
ずれたりすることは避けられない。ショート率が変わっ
た場合は、第３図からわかるようにセグメント１本，１
本のターンオフ時間にばらつきを生じ、このばらつきが
ターンオフ時のセグメント１本への電流を集中を引き起
こす。ターンオフ時間の長いセグメント、すなわちここ
ではアノードショート率が見かけ上小さくなったセグメ
ントに電流が集中してターンオフ破壊に至る。また、シ
ョート部41がカソードセグメント10の直下の中心からず
れた場合は、セグメント内での電流のアンバランスが生
じ、やはりターンオフ破壊に至る。
このような理由から、ｎ＋バッファ層を設けたＧＴＯの
サイリスタではアノードショート構造によるターンオフ
特性の向上効果を引き出すことは不可能に近かった。
サイリスタではアノードショート構造によるターンオフ
特性の向上効果を引き出すことは不可能に近かった。
本発明の課題は、上記の欠点を除いてｎ＋バッファ層を
設けて基板を薄くしたＧＴＯサイリスタのアノードショ
ートによるターンオフ特性の改善効果を発揮させ、同時
にセグメント中心部のターンオフ時の電流集中を防いで
可制御電流を大幅に向上させることにある。
設けて基板を薄くしたＧＴＯサイリスタのアノードショ
ートによるターンオフ特性の改善効果を発揮させ、同時
にセグメント中心部のターンオフ時の電流集中を防いで
可制御電流を大幅に向上させることにある。
上記の課題の解決のために、本発明は、半導体基体の一
面に短冊状のｎエミッタ層からなる複数のカソードセグ
メントが基板と同心円上に放射状に配置され、ｎベース
層の他面側に設けられるｎ型低抵抗のバッファ層が各カ
ソードセグメントのほぼ中心部を通るカソードセグメン
トと同心円の直下において環状にｐエミッタ層を貫通し
てアノードによりｐエミッタ層と短絡されたものとす
る。
面に短冊状のｎエミッタ層からなる複数のカソードセグ
メントが基板と同心円上に放射状に配置され、ｎベース
層の他面側に設けられるｎ型低抵抗のバッファ層が各カ
ソードセグメントのほぼ中心部を通るカソードセグメン
トと同心円の直下において環状にｐエミッタ層を貫通し
てアノードによりｐエミッタ層と短絡されたものとす
る。
放射状に配置されたカソードセグメントの中央部直下を
通る同心円のバッファ層の環状アノードショート部は、
マスクのずれによってもショート率の変化はなく、また
カソードセグメントの中央部直下から大きくずれること
もないので、中央部への電流集中も防止される。
通る同心円のバッファ層の環状アノードショート部は、
マスクのずれによってもショート率の変化はなく、また
カソードセグメントの中央部直下から大きくずれること
もないので、中央部への電流集中も防止される。
以下、既に説明した図と共通の部分に同一の符号を付し
た図を引用して本発明の一実施例について説明する。
た図を引用して本発明の一実施例について説明する。
第１図は本発明の一実施例のシリコン基板の平面透視図
であり、カソードセグメント10は基板中心から放射状
に、かつ二つの基板と同心円上に等間隔で配置されてい
る。それぞれの同心円上のカソードセグメント10の中央
部の直下には、ｎ＋バッファ層によるショート部41が環
状に設けられている。第６図(a)，(b)はこの実施例の一
つのカソードセグメント部について透視平面図および断
面図で示したものである。
であり、カソードセグメント10は基板中心から放射状
に、かつ二つの基板と同心円上に等間隔で配置されてい
る。それぞれの同心円上のカソードセグメント10の中央
部の直下には、ｎ＋バッファ層によるショート部41が環
状に設けられている。第６図(a)，(b)はこの実施例の一
つのカソードセグメント部について透視平面図および断
面図で示したものである。
このようなＧＴＯサイリスタは、不純物拡散でｐｎ＋ｎ
ｐ構造を形成したシリコン基板の両面に酸化膜を付け、
両面フォト技術によりｎエミッタ層のパターンおよび環
状のアノードショート部のパターンに酸化膜を除去し、
ドナー不純物を拡散してｐベース層２の上にｎエミッタ
層１を、ｐエミッタ層５を貫通してバッファ層４につな
がる環状ｎ＋層41を形成することにより製造できる。
ｐ構造を形成したシリコン基板の両面に酸化膜を付け、
両面フォト技術によりｎエミッタ層のパターンおよび環
状のアノードショート部のパターンに酸化膜を除去し、
ドナー不純物を拡散してｐベース層２の上にｎエミッタ
層１を、ｐエミッタ層５を貫通してバッファ層４につな
がる環状ｎ＋層41を形成することにより製造できる。
このような環状アノードショート部41は、第７図(a)に
示した正規のマスク位置に対して第７図(b)のようにマ
スクずれが起こった場合も、電流導通面積およびアノー
ドショート率はほとんど変化せず、第５図の場合に比し
て著しく改善されていることがわかる。またショート部
のカソードセグメント10の中心部から大きくずれること
もないので、セグメント内での電流の集中，電流のアン
バランスもなくなり、ターンオフ時間のばらつきも減少
する。なお環状アノードショート部はカソードセグメン
ト中心部直下を通るもののほかにも何本も設けてもよ
い。
示した正規のマスク位置に対して第７図(b)のようにマ
スクずれが起こった場合も、電流導通面積およびアノー
ドショート率はほとんど変化せず、第５図の場合に比し
て著しく改善されていることがわかる。またショート部
のカソードセグメント10の中心部から大きくずれること
もないので、セグメント内での電流の集中，電流のアン
バランスもなくなり、ターンオフ時間のばらつきも減少
する。なお環状アノードショート部はカソードセグメン
ト中心部直下を通るもののほかにも何本も設けてもよ
い。
本発明によれば、低抵抗バッファ層をｐエミッタ層を貫
通させることにより行われるアノードショートを基板と
同心円上に配置されたカソードセグメントの中心部直下
を通る同心円をなす環状部によって行うことにより、ア
ノードショート部とカソードセグメントの相対位置のず
れに起因するセグメントへのターンオフ時の電流集中を
防ぐことができ、アノードショートの効果とバッファ層
形成の効果を両立させてターンオフ特性良好でオフ電圧
が低く、従来のＧＴＯサイリスタに対し可制御電流が平
均値で約1.5倍大きくなったＧＴＯサイリスタが得られ
た。
通させることにより行われるアノードショートを基板と
同心円上に配置されたカソードセグメントの中心部直下
を通る同心円をなす環状部によって行うことにより、ア
ノードショート部とカソードセグメントの相対位置のず
れに起因するセグメントへのターンオフ時の電流集中を
防ぐことができ、アノードショートの効果とバッファ層
形成の効果を両立させてターンオフ特性良好でオフ電圧
が低く、従来のＧＴＯサイリスタに対し可制御電流が平
均値で約1.5倍大きくなったＧＴＯサイリスタが得られ
た。
第１図は本発明の一実施例のシリコン基板の平面透視
図、第２図は従来のＧＴＯサイリスタの一例の要部断面
図、第３図はターンオフ時間とアノードショート率の関
係線図、第４図(a)，(b)は従来のアノードショート構造
を示し、(a)が平面透視図，(b)が断面図、第５図は従来
のアノードショート構造のマスクずれの影響を示す平面
透視図、第６図(a)，(b)は本発明の一実施例のアノード
ショート構造を示し、(a)が平面透視図，(b)が断面図、
第７図(a)，(b)は本発明の一実施例のアノードショート
構造でのマスクずれの影響を示し、(a)がマスクずれの
ないときの平面透視図、(b)がマスクずれのときの平面
透視図である。 １：ｎエミッタ層、２：ｐベース層、３：ｎベース層、
４：ｎ＋バッファ層、５：エミッタ層、10：カソードセ
グメント、41：アノードショート部。
図、第２図は従来のＧＴＯサイリスタの一例の要部断面
図、第３図はターンオフ時間とアノードショート率の関
係線図、第４図(a)，(b)は従来のアノードショート構造
を示し、(a)が平面透視図，(b)が断面図、第５図は従来
のアノードショート構造のマスクずれの影響を示す平面
透視図、第６図(a)，(b)は本発明の一実施例のアノード
ショート構造を示し、(a)が平面透視図，(b)が断面図、
第７図(a)，(b)は本発明の一実施例のアノードショート
構造でのマスクずれの影響を示し、(a)がマスクずれの
ないときの平面透視図、(b)がマスクずれのときの平面
透視図である。 １：ｎエミッタ層、２：ｐベース層、３：ｎベース層、
４：ｎ＋バッファ層、５：エミッタ層、10：カソードセ
グメント、41：アノードショート部。
Claims (1)
- 【請求項１】半導体基体の一面に短冊状のｎエミッタ層
からなる複数のカソードセグメントが基板と同心円上に
放射状に配置され、ｎベース層の他面側に設けられるｎ
型低抵抗のバッファ層が各カソードセグメントのほぼ中
心部を通るカソードセグメントと同心円の直下において
環状にｐエミッタ層を貫通してアノードによりｐエミッ
タ層と短絡されたことを特徴とするゲートターンオフサ
イリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63051872A JPH067593B2 (ja) | 1988-03-04 | 1988-03-04 | ゲートターンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63051872A JPH067593B2 (ja) | 1988-03-04 | 1988-03-04 | ゲートターンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01225359A JPH01225359A (ja) | 1989-09-08 |
| JPH067593B2 true JPH067593B2 (ja) | 1994-01-26 |
Family
ID=12898973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63051872A Expired - Lifetime JPH067593B2 (ja) | 1988-03-04 | 1988-03-04 | ゲートターンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067593B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01318264A (ja) * | 1988-06-20 | 1989-12-22 | Meidensha Corp | 自己消弧素子 |
| JP2764830B2 (ja) * | 1989-09-14 | 1998-06-11 | 株式会社日立製作所 | ゲートターンオフサイリスタ |
| JPH0793423B2 (ja) * | 1991-08-27 | 1995-10-09 | 工業技術院長 | サージ防護デバイス |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62186563A (ja) * | 1986-02-12 | 1987-08-14 | Meidensha Electric Mfg Co Ltd | 自己消弧形半導体素子 |
-
1988
- 1988-03-04 JP JP63051872A patent/JPH067593B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01225359A (ja) | 1989-09-08 |
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