JPH02215157A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体集積回路に関し、特にバイポーラト
ランジスタと、ＭＯＳＦＥＴとが混在するＢｉ−ＣＭＯ
Ｓを構成する半導体集積回路に関するものである。

（従来の技術） 従来、バイポーラトランジスタとＭＯＳＦＥＴとが混在
しているＢ１−ＣＭＯＳを構成する半導体集積回路とし
て、バイポーラトランジスタのベースとＭＯＳＦＥＴの
ドレインとが同一の不純物拡散領域に形成されているも
のがある。

以下、図面を参照して、このようなベースとドレインと
が一体となって形成されている構造を持つ半導体集積回
路について説明する。

第５図は、従来のベースとドレインとが一体となって形
成されている半導体集積回路の平面図、第６図は、第５
図中に示すＢ−Ｂ−線に沿う断面図である。これらの図
中には、ｎ　ｐ　ｎ型バイポーラトランジスタと、ｐチ
ャネル型ＭＯＳＦＥＴとが形成されている。

まず、第５図に示すように、例えばｐ型半導体基板１内
に、ｎ型ウェル領域２が形成されている。

このｎ型ウェル領域２は、ｎｐｎ型バイポーラトランジ
スタのコレクタとして作用する。このｎ型ウェル領域２
には、さらに、不純物濃度を高くしたコレクタ補償拡散
層３が設けられている。さらに、このコレクタ補償拡散
層３に対し、第６図に図示される絶縁膜２０を通して、
コンタクト孔１２が開孔されている。また、ｎ型ウェル
領域２には、反対導電型であるｐ重拡散領域６、および
６′が形成されている。まず、これらの領域のうち、ｐ
型拡散領域６′は、ｐチャネルＭＯＳＦＥＴのソース４
として作用する。さらに、このｐ型拡散領域６′に対し
、第６図に図示される絶縁膜２０を通して、コンタクト
孔１３が開孔されている。一方、ｐ重拡散領域６は、ｐ
チャネルＭＯＳＦＥＴのドレイン７と、およびｎｐｎ型
バイポーラトランジスタのベース９として作用する２つ
の領域が存在している。これらのうち、ベース９の領域
には、さらに、ｎ型拡散領域１０が形成されている。こ
のｎ型拡散領域１０は、ｎｐｎ型バイポーラトランジス
タのエミッタとして作用する。さらに、このｎ型拡散領
域１０に対し、第６図に図示される絶縁膜２０を通して
、コンタクト孔１１が開孔されている。また、ｐ重拡散
領域６、およびｐ型拡散領域６′との間のチャネル領域
上には、第６図に図示されるゲート絶縁膜１９を介して
、ゲート電極５が形成されている。

このゲート電極うには、やや面積の広いゲートコンタク
ト領域１４が設けられている。さらに、このゲートコン
タクト領域１４に対し、第６図に図示される絶縁膜２０
を通して、コンタクト孔１４゛が開孔されている。

次に、第６図の断面図を参照して、従来のベースとドレ
インとが一体となって形成されている半導体集積回路を
引き続き説明する。第６図において、各参照符号は、第
５図と対応するものとする。

第６図に示すように、ｐ型半導体基板１の表面には、高
濃度のｎ十型埋込拡散層１８が形成されている。この埋
込層１８の上部には、ｎ型のウェル領域２が形成されて
いる。このｎ型のウェル領域２には、先の埋込層１８に
届くように、高濃度のｎ十型のコレクタ補償拡散層３が
形成されているこのｎ十型埋込拡散層１８の形成された
ｐ型半導体基板１上には、ｐ型エピタキシャル層１′が
形成されている、このｐ型エピタキシャル層１は、第５
図では、便宜上、ｐ型半導体基板１と同じものとして記
載されている。このｐ型エピタキシャル層１′内には、
前記ｎ十型埋込拡散層に接してｎ型ウェル領域２が形成
されている。さらに、ｐ型エピタキシャル層１′内には
、ｎ÷型埋込拡散層１８に接して、前記ｎ型ウェル領域
２より高濃度のｎ十型コレクタ補償拡散層３が形成され
ている。これらの３つのｎ型領域は、バイポーラトラン
ジスタのコレクタとして作用する。一方、ｐ型エピタキ
シャル層１上には、素子分離領域として、フィールド絶
縁！Ｉ８が形成されている。

このフィールド絶縁膜８によって分離された素子領域に
は、ｐチャネルＭＯＳＦＥＴのソース４として作用する
ｐ重拡散領域６と、ｐチャネルＭＯＳＦＥＴのドレイン
７、およびｎｐｎ型バイポーラトランジスタのベース９
として作用するｐ型拡散領域６′とが形成されている。

これらの２つのｐ重拡散領域６と、６′との間のチャネ
ル領域上には、ゲート絶縁膜１９を介して、ゲート電極
５が形成されている。また、ｐ重拡散領域６のベース９
内には、ｎ型拡散領域１０が形成されている。このｎ型
拡散領域１０は、ｎｐｎ型バイポーラトランジスタのエ
ミッタとして作用する。さらに、このｎ型拡散領域１０
には、絶縁膜２０を通してコンタクト孔１１が開孔され
ている。さらに、このコンタクト孔１１内には、エミッ
タ電極１５が形成され、エミッタとしてのｎ型拡散領域
１０に接続されている。同様に、ｐ型拡散領域６″に対
しても、絶縁膜２０を通してコンタクト孔１３が開孔さ
れている。さらに、このコンタクト孔１３内には、ソー
ス電極１７が形成され、ソース４に接続されている。コ
レクタ補償拡散層３に対しても、絶縁膜２０を通してコ
ンタクト孔１２が開孔されている。さらに、このコンタ
クト孔１２内には、コレクタ電極１６が形成され、コレ
クタ補償拡散層３に接続されている。

このような、従来のベースとドレインとが一体となって
形成されている半導体集積回路の構造であると、第５図
の平面図に示すように、ｐチャネルＭＯＳＦＥＴのゲー
ト電極５は、ドレイン７と、ベース９とが存在するｐ重
拡散領域６の１辺にのみ接している。すなわち、ｐ型拡
散領域６の一辺のみしかチャネル領域は形成されない。

したがって、ｎｐｎ型バイポーラトランジスタへのベー
ス電流、すなわち、ドレイン電流の供給、もしくは引き
抜きの際、ゲート電極５のチャネル幅は、全集積回路面
積に対して、さして有効ではなかった。

このことから、このような構造を持つ半導体集積口路に
て、ＭＯＳＦＥＴと、バイポーラトランジスタとが１チ
ツプ上に混在するＢ　ｉ−ＣＭＯＳ集積回路を構成する
と、その動作速度は、非常に緩慢なものとなっていた。

（発明が解決しようとする課題） この発明は上記のような点に鑑みなされたもので、バイ
ポーラトランジスタのベースに対し、充分に大きなベー
ス電流、すなわち、ドレイン電流の供給、あるいは引抜
きを行い、Ｂ　１−ＣＭＯＳ集積回路等の動作速度の向
上を可能とする、半導体集積回路を提供することを目的
とする。

【発明の構成］ （課題を解決するための手段） この発明による半導体集積回路の構造によれば、バイポ
ーラトランジスタのエミッタを含むベースと、ＭＯＳＦ
ＥＴのドレインとの共通領域を間に挟んで、その両側に
対向してＭＯＳＦＥＴのゲートを形成することを特徴と
する。

（作　用） 上記のような半導体集積回路の構造によれば、ゲートが
、バイポーラトランジスタのエミッタを含むベースと、
ＭＯＳＦＥＴのドレインとの共通領域の両側に、対向し
て形成されることにより、充分に大きなベース電流、す
なわち、ドレイン電流、もしくはソース電流を供給、あ
るいは引き抜くことができる。したがって、半導体集積
回路の動作が高速なものとなる。

（実施例） 以下、図面を参照して、この発明の実施例について説明
する。

（１）第１図乃至第３図を参照して、この発明の第１の
÷実施例に係わるＢ　ｉ−０ＭＯ３を構成する半導体集
積回路の構造について説明する。

第１図は、この発明の第１の実施例に係わる構造を持つ
半導体集積回路の平面図、第２図は、第１図中に示すＡ
−Ａ″線に沿う断面図、第３図は、第１の実施例に係わ
る構造を持つ半導体集積回路の等価回路図である。

まず、第１図に示すように、例えばｐ型半導体基板１０
１内に、ｎ型ウェル領域１０２が形成されている。この
ｎ型ウェル領域１０２は、ｎｐｎ型バイポーラトランジ
スタのコレクタとして作用する。このｎ型ウェル領域１
０２には、さらに、不純物濃度を高くしたコレクタ補償
拡散層１０３が設けられている。さらに、このコレクタ
補償拡散層１０３に対し、第２図に示す絶縁膜１２０を
通して、コンタクト孔１１２が開孔されている。

また、ｎ型ウェル領域１０２には、反対導電型であるｎ
型拡散領域１０６．１０６″　および１０６″が形成さ
れている。まず、これらの領域のうち、ｎ型拡散領域１
０６′および１０６′は、ｐチャネルＭＯＳＦＥＴのソ
ース１０４．１０４゛として作用する。さらに、このｎ
型拡散領域１０６′および１０６′に対し、第２図に示
す絶縁膜２０を通して、おのおのコンタクト孔１１３、
および１１３″が開孔されている。一方、ｎ型拡散領域
１０６は、ｎ型拡散領域１０６′とゲート電極１０５、
およびｎ型拡散領域１０６′とゲート電極１０５−に挟
まれた位置に形成されている。このｐ型拡散層１０６に
は、ｐチャネルＭＯＳＦＥＴのドレイン１０７、および
１０７′と、並びにバイポーラトランジスタのベース１
０９として作用する領域が存在している。これらのうち
、ベース１０９の領域には、さらに、ｎ型拡散領域１１
０が形成されている。このｎ型拡散領域１１０は、ｎｐ
ｎ型バイポーラトランジスタのエミッタとして作用する
。さらに、このｎ型拡散領域１１０に対し、第２図に示
す絶縁膜１２０を通してコンタクト孔１１１が開孔され
ている。これらの３つのｐ型拡散層１０６．１０６゛　
および１０６′の−うち、１０６と、１０６゛との間の
チャネル領域上には、第２図に示すゲート酸化膜１１９
を介して、前述したゲート電極１０５が形成されている
。一方、１０６と、１０６′との間のチャネル領域上に
は、第２図に示すゲルト酸化膜１１９′を介して、前述
したゲート電極１０５′が形成されている。これらのゲ
ート電極１０５、および１０５゛は、一方の端部をおの
おの開放し、他方の端部は、おのおの一つに結合されて
いる。この一つに結合されている部分には、やや面積の
広いゲートコンタクト領域１１４が設けられている。さ
らに、このゲートコンタクト領域１１４には、第２図に
示す絶縁膜１２０を通して、コンタクト孔１１４″が開
孔されている。

次に、第２図の断面図を参照して、この発明の第１の実
施例に係わる構造を持つ半導体集積回路を説明する。第
２図において、各参照符号は第１図と対応するものとす
る。

第２図に示すように、ｐ型半導体基板１０１の表面には
、高濃度のｎ小型埋込拡散層１１８が形成されている。

このｎ小型埋込拡散層１１８の形成されたｐ型半導体基
板上１０１には、ｐ型エピタキシャル層１０１−が形成
されている。このｐ型エピタキシャル層１０１′は、第
１図では、便宜上、同じものとみなして記載している。

このｐ型エピタキシャル層１０１″内には、前記ｎ＋型
埋込拡散層に接してｎ型ウェル領域１０２が形成されて
いる。さらに、ｐ型エピタキシャル層１０１′内には、
ｎ十型埋込拡散層に１１８に接して、前記ｎ型ウェル領
域１０２より高濃度のｎ十型コレクタ補償拡散層１０３
が形成されている。これらの３つのｎ型領域は、ｎｐｎ
型バイポーラトランジスタのコレクタとして作用する。

−方、ｐ型エピタキシャル層り０１′上には、素子分離
領域として、フィールド絶縁膜１０８が形成されている
。このフィールド絶縁膜１０８によって分離された素子
領域には、ｐチャネルＭＯＳＦＥＴのソース１０４とし
て作用するｎ型拡散領域１０６゛と、もうひとつのソー
ス１０４−とじて作用するｎ型拡散領域１０６′と、ｐ
チャネルＭＯＳＦＥＴのドレイン１０７．１０７−１お
よびｎｐｎ型バイポーラトランジスタのべ〜ス１０９と
して作用するｎ型拡散領域１０６が形成されている。こ
れら３つのｎ型拡散領域１０６．１０６”、および１０
６′のうち、１０６と、１０６−との間のチャネル領域
上には、ゲート絶縁膜１１９を介して、ゲート電極１０
５が形成されている。一方、１０６と、１０６′との間
のチャネル領域上には、ゲート絶縁Ｗ７に１１９″を介
して、ゲート電極１０５′が形成されている。これらの
ゲート電極１０５、および１０５゛は、前述したように
、ここでは図示されないが一つに結合されている。また
、これらの３つのｐ型拡散領域のうち、１０６に形成さ
れているベース１０９の内には、ｎ型拡散領域１１０が
形成されている。このｎ型拡散領域１１０は、ｎｐｎ型
バイポーラトランジスタのエミッタとして作用する。さ
らに、このｎＷ１拡散領域１１０に対し、絶縁膜１２０
を通して、コンタクト孔１１１が開孔されている。さら
に、このコンタクト孔１１１内には、エミッタ電極が形
成され、エミッタとしてのｎ型拡散領域１１０に接続さ
れている。同様に、ｎ型拡散領域１０６′　および１０
６′に対しても、絶縁膜１２０を通して、おのおのコン
タクト孔１１３、および１１３′が開孔されている。さ
らに、これらのコンタクト孔１１３、および１１３′内
には、おの、おのソース電極１１７、および１１７゛が
形成され、おのおのソース１０４、および１０４′に接
続されている。コレクタ補償拡散層１０３に対しても、
絶縁膜１２０を通して、コンタクト孔１１２が開孔され
ている。さらに、このコンタクト孔１１２内には、コレ
クタ電極１１６が形成され、コレクタ補償拡散層１０３
に接続されている。

このような第１の実施例に係わる構造を持つ半導体集積
回路によれば、第１図の平面図に示すように、ｐチャネ
ルＭＯＳＦＥＴの素子領域にかかるゲート電極は、１０
５、および１０５′の２つが存在し、ドレイン１０７、
および１０７″と１、ベース１０９とが存在するｐ型拡
散領域１０６の２辺に接している。すなわち、ｐ型拡散
領域１０６の２辺にチャネル領域が形成され、この結果
、エミッタ１１０に対して、ソース１０４、および１０
４′　ドレイン１０７、および１０７′並びにベース１
０９が、その２辺を囲む形となる。

したがって、ｎｐｎ型バイポーラトランジスタへのベー
ス電流、すなわち、ドレイン電流の供給、もしくは引き
抜きを充分に行なうことができる。

また、ゲート電極のチャネル幅は、第５図、第６図に示
した従来例に対して、２倍となることによって、ｎｐｎ
型バイポーラトランジスタにとっては、ダブルベースの
ベース電流が得られる構造となり、有効なレイアウトで
もある。

尚、この第１の実施例においては、ｎ型領域にｎｐｎ型
バイポーラトランジスタと、ｎチャネルＭＯＳＦＥＴと
を形成したが、ｐ型領域にｐｎｐ型バイポーラトランジ
スタと、ｎチャネルＭＯＳＦＥＴとを形成してもよい。

このことから、このような第１の実施例に係わる構造を
持つ半導体集積回路を用いて、Ｂｉ−ＣＭＯ８を構成す
れば、その動作は高速となる。

次に、第１図、および第２図を参照して、第１の実施例
に係わる構造を持つ半導体集積回路の製造方法について
説明する。この第１の実施例の場合は、ｎ型領域にｎｐ
ｎ型バイポーラトランジスタと、ｎチャネルＭＯＳＦＥ
Ｔとを形成する。

まず、ｐ型半導体基板１０１上に、例えば写真蝕刻法を
用いて、ホトレジストによる埋込拡散層パターンを形成
し、このホトレジストパターンをマスクにｎ型不純物を
イオン注入、およびその拡散を行ない、また、別法とし
て、シリコン熱酸化膜に埋込拡散層パターンを形成した
後、ｎ型不純物を含む、例えばＣＶＤ酸化膜を堆積、熱
拡散により、高濃度ｎ十型の埋込拡散層１１８を形成す
る。この埋込拡散層１１８の領域上は、ｎｐｎ型バイポ
ーラトランジスタ、およびｐチャネル型ＭＯＳＦＥＴの
形成予定領域とする。次に、全面に、例えばＣＶＤ法に
より、エピタキシャル層１０１゛を形成する。このエピ
タキシャル層１０１′の厚さは、通常、１〜５１程度と
なるように形成される。次に、ｎ◆型埋込拡散層１１８
上に、例えば写真蝕刻法を用いて、ホトレジストによる
ウェル領域パターンを゛形成し、このホトレジストパタ
ーンをマスクに、ｎ型不純物のイオン注入、および拡散
を行い、ｎ型ウェル領域１０２を形成する。次に、例え
ば選択酸化法を用いたＬＯＣＯＳ法により、フィールド
酸化膜１０８を形成し、素子分離を行なう。次に、選択
的に、拡散層領域１０３に、ｎ型不純物のイオン注入、
および拡散を行い、コレクタ補償拡散層１０３を形成す
る。次に、全面に、例えば熱酸化法により、ゲート酸化
膜１１９を形成する。次に、全面に、ゲート材料、例え
ばポリシリコンを、ＣＶＤ法を用いて堆積する。次に、
例えばホトレジストを用いた写真蝕刻法により、このポ
リシリコンを所定のゲート形成予定領域に残すべくバタ
ーニングを行ない、所定のゲート電極１０５、および１
０５゛を形成する。このゲート電極１０５と、１０５゛
とは、一体化して形成する。次に、選択的に、ｎ型不純
物である、例えばヒ素（Ａｓ）、もしくはリン（Ｐ）の
イオン注入、および拡散を行ない、ｎ型エミッタ拡散領
域１１０を形成する。

この際に、−膜内には、ｎチャネルＭＯＳＦＥＴのソー
ス、ドレインに用いられる工程をかねてもよい。次に、
選択的に、ｐ型不純物である、例えばボロン（Ｂ）、も
しくはフッ化ボロン（ＢＦ２　）のイオン注入、および
拡散を行い、ｐ十型ドレイン拡散領域１０７．１０７−
と、ｐ十型ソース拡散領域１０４．１０４゛を形成する
。次に、ドレイン１０７．１０７゛と同一の拡散領域１
０６となるように、選択的にボロン（Ｂ）のイオン注入
、および拡散を行い、ベース拡散領域１０９を形成する
。この時、ベース拡散領域１０９の最終の濃度は、１０
１８ｃ「２程度とする。このベース拡散領域１０９形成
のイオン注入の際、ドレイン１０７．１０７゛が、ホッ
トキャリア防止の目的１０７．１０７°と、ベース１０
９とは、同一のイオン注入、および拡散で形成してもよ
い。このようにすれば、ベース形成工程の工程増加を緩
和することができる。これらの工程において、熱処理の
拡散は、１回でかねてもよく、また、ｎ型エミッタ、ｐ
型ドレイン、ソース、およびベースイオン注入の工程の
順は上記にかぎらない。この後、全面に５０００〜２０
０００人程度、例えばＣＶＤ法により、層間絶縁膜とし
てのシリコン酸化膜１２０を形成する。次に、酸化膜１
２０内に、コンタクト１１２．１１３．１１Ｂ＝、およ
び１１４を、おのおのコレクタ補償拡散層１０３、ソー
ス拡散領域１０４、および１０４’、並びにゲート７８
極１０５に対し、開孔する。次に、全面に、配線材料、
例えばアルミニウムをスパッタ法を用いて堆積し、所定
の配線形状にバターニングすることにより、この発明の
第１の実施例に係わる構造を持つ半導体集積回路が形成
される。

また、ｎ型エミッタ拡散領域１１０の形成において、別
法として、全面に１０００〜３０００人程度、例えばＣ
ＶＤ法により、層間絶縁膜としてのシリコン酸化１１４
１１２０を形成する。さらに、このシリコン酸化膜１２
０内に、エミッタ形成予定領域に達するエミッタ穴１１
１を開孔する。この後、全面にポリシリコンを１０００
〜３０００人程度、堆積、および加工して、ポリシリコ
ンに、例えばヒ素（Ａｓ）をイオン注入する。そして、
このヒ素が導入されたポリシリコンからの固相拡散によ
り、エミッタ拡散領域１１０を形成する。

次に、全面に、ＣＶＤ法により、層間絶縁膜として、最
終的に５０００〜２００００人程度となるように、シリ
コン酸化膜１２０を堆積する。その後、上記同様に、酸
化膜１２０内に、コンタクト１１２．１１３．１１３−
１および１１４を、おのおのコレクタ補償拡散層１０３
、ソース拡散領域１０４、および１０４＋、並びにゲー
ト電極１０５に対し、開孔する。次に、全面に、配線材
料、例えばアルミニウムをスパッタ法を用いて堆積し、
所定の配線形状にパターニングすることにより、この発
明の第１の実施例に係わる構造を持つ半導体集積回路が
形成される。

次に、第３図を参照して、この第１の実施例の等価回路
について説明する。第３図において、各参照する符号は
、第１図、および第２図と対応するものとする。

第３図に示すように、第１のｐチャネルＭＯＳＦＥＴ、
ＴＩは、ゲート１０５、ソースｌＯ４、およびドレイン
１０７で構成されている。

一方、第２のｐチャネルＭＯＳＦＥＴ５Ｔ２は、ゲート
１０５′　ソース１０４″、およびドレイン１０７′で
構成されている。これらのｐチャネルＭＯＳＦＥＴ、Ｔ
Ｉ、Ｔ２のドレイン１０７．１０７゛は、ノードＣで一
つに結合され、ｎｐｎ型バイポーラトランジスタＱ１の
ベース１０９に接続されている。このｎｐｎ型バイポー
ラトランジスタＱ１は、このベース１０９と、コレクタ
１０３、およびエミッタ１１０で構成されている。

等価回路でみた、第１の実施例の半導体集積回路の構造
は、２つのｐチャネルＭＯＳＦＥＴ、ＴＩ、Ｔ２のドレ
イン電流が、１つのｎｐｎ型バイポーラトランジスタＱ
１にベース電流として供給されている。このことから、
ｎｐｎ型バイポーラトランジスタＱ１のベース電流は、
ｐチャネルＭＯＳＦＥＴ５Ｔｌ、およびＴ２の２つ分と
なり充分に供給される。したがって、従来、ｎｐｎ型バ
イポーラトランジスタＱ１にベース電流を供給するｐチ
ャネルＭＯＳＦＥＴが１つであった点が、２つとなるこ
とから、少なくとも２倍のベース電流の供給が可能とな
る。このことから、コレクタ電流は２倍となり、エミッ
タ電流も２倍となる。

よって、この半導体集積回路は、動作が高速な、例えば
Ｂｉ−ＣＭＯ３の一つであるインバータ回路の基本の構
成となりうる。

（２）次に、第４図を参照して、この発明の第２の実施
例について説明する。

第４図は、この発明の第２の実施例に係わる構造を持つ
半導体集積回路の平面図である。

第４図に示すように、例えばｐ型半導体基板２０１内に
、ｎ型ウェル領域２０２が形成されている。このｎ型ウ
ェル領域２０２は、バイポーラトランジスタのコレクタ
として作用する。さらにこのｎ型ウェル領域２０２には
、さらに、不純物濃度を高くしたコレクタ補償拡散層２
０３が設けられている。さらに、このコレクタ補償拡散
層２０３に対し、図示されない絶縁膜を通して、コンタ
クト孔２１２が開孔されている。このコンタクト孔２１
２内には、図示しないコレクタ電極が形成され、コレク
タ補償拡散層３と接続されている。また、ｎ型ウェル領
域２０２には、反対導電型であるｎ型拡散領域２０６、
および２０６′が形成されている。まず、これらの領域
のうち、ｐ中拡散領域２０６−は、ｐチャネルＭＯ３Ｆ
ＥＴのソース２０４として作用する。さらに、このｎ型
拡散領域２０６′に対し、図示しな、い絶縁膜を通して
コンタクト孔２１３が開孔されている。このコンタクト
孔２１３内には、図示しないソース電極が形成され、ソ
ース２０４に接続されている。一方、ｎ型拡散領域２０
６は、ｎ型拡散領域２０６−と、ゲート電極２０５とに
囲まれた領域に形成されている。このｐ重拡散層２０６
には、ｐチャネルＭＯ５ＦＥＴのドレイン２０７と、お
よびｎｐｎＩ２バイポーラトランジスタのベース２０９
として作用する領域が存在している。これらのうち、ベ
ース２０９の領域には、さらに、ｎ型拡散領域２１０が
形成されている。このｎ型拡散領域２１０は、ｎｐｎ型
バイポーラトランジスタのエミッタとして作用する。さ
らに、このｎ型拡散領域２１０に対し、図示しない絶縁
膜を通して、コンタクト孔２１１が開孔されている。こ
のコンタクト孔２１１内には、図示しないエミッタ電極
が形成され、エミッタ２１０に接続されている。また、
前述したゲート電極２０５は、ｎ型拡散領域２０６と、
２０６′との間のチャネル領域上に、図示しないゲート
絶縁膜を介して形成されている。このゲート電極２０５
は、端部を開放することなく、輪状に形成されている。

さらに、この輪状に形成されたゲート電極２０５には、
やや面積の広いゲートコンタクト領域２１４が設けられ
ている。さらに、このゲートコンタクト領域２１４に対
し、図示しない絶縁膜を通して、コンタクト孔２１４′
が開孔されている。

このような、第２の実施例に係わる構造を持つ半導体集
積回路によれば、ｐチャネルＭＯ３ＦＥＴの素子領域に
かかるゲート電極は、ドレイン２０７と、ベース２０９
とが存在するｎ型拡散領域２０６の３辺に接し、輪状に
形成されている。すなわち、ｎ型拡散領域２０６の３辺
にチャネル領域が形成される。この結果、エミッタ２１
０に対して、ソース２０４、ドレイン２０７、およびベ
ース２０９が、その３辺を取り囲む形となる。したがっ
て、ｎｐｎ型バイポーラトランジスタへのベース電流、
すなわちドレイン電流の供給、もしくは引き抜きを充分
に行うことができる。

また、ゲート電極のチャネル幅は、第１図、第２図の示
した第１の実施例に対して、さらに増加されているので
、ｎｐｎ型バイポーラトランジスタにとっては、ダブル
ベース以上のベース電流が得られる構造となり、有効な
レイアウトでもある。

また、この第２の実施例でも、第１の実施例同様、ｐ型
頭域にｐｎｐ型バイポーラトランジスタと、ｎチャネル
ＭＯ８ＦＥＴとを形成してもよい。このことから、この
ような、第２の実施例に係わる構造を持つ半導体集積回
路を用いて、Ｂｉ−０ＭＯ３を構成すれば、その動作は
、高速となる。

上記の第２の実施例の半導体集積回路は、上述の第１の
実施例の半導体集積回路の製造方法と、はぼ同様な製造
方法で製造できる。また、第２の実施例では、ソースの
コンタクト孔２１３を一つだけ開孔したが、ソースのコ
ンタクト孔を複数開孔し、ソース電極を複数形成しても
よい。

以上説明した第１、および第２の実施例を発展させて、
ＭＯＳＦＥＴのゲート電極は、例えばドレインと、ベー
スとが存在する拡散領域の４辺に接しても、あるいはそ
れ以上の辺数で接してもよい。また、第１の実施例にお
いて、ゲート電極１０５、および１０５′は一つに結合
されているが、それぞれ分離して形成し、おのおのにコ
ンタクト孔を開孔してコンタクトをとってもよい。この
時、ソース１０４．１０４−についても、それぞれ別記
線に接続することにより、バイポーラトランジスタのベ
ースに２つのＭＯＳＦＥＴが接続されていることになる
。したがって、半導体装置回路をコンパクトに形成する
ことが可能となる。

さらに、第１、および第２の実施例において、コレクタ
補償拡散層１０３は、片側しか設けられていないが、例
えばエミッタ１°１０に対して対称となるように両側に
設け、それぞれにコレクタ電極を形成してもよい。

尚、ゲート電極の形状は、例えばｒ型であっても、２辺
以上で拡散領域に接しているので構わない。また、円型
、半円型であっても、事実上、上記のような、２辺以上
で拡散領域に接しているのと同様な効果をもたらすので
構わない。したがって、ゲート電極に曲線部があっても
よいことは勿論である。

さらに、本発明の構造、および製造方法において、ｐ型
エピタキシャル層１０１′を用いているが、ｎ型エピタ
キシャル層を用いてもよい。この際、高濃度ｎ十型埋込
拡散層１１８以外のエピタキシャル層をｐ型とすべく、
イオン注入、および拡散により、ｐ型ウェル領域１０１
を形成してもよい。この際、バイポーラ領域のコレクタ
領域１０２は、ｎ型エピタキシャル層をそのまま用いる
。

また、本発明の説明において、ｎチャンネルＭＯ３ＦＥ
Ｔの形成の説明はないが、既知のＢ１−ＣＭＯＳ形成方
法によって形成される。

［発明の効果コ 以上説明したようにこの発明によれば、バイポーラトラ
ンジスタのベースに対し、充分に大きな電流を供給でき
ることにより、半導体集積回路の動作が高速化される。

また、ベース電流、すなわち、ドレイン電流、あるいは
ソース電流を供給、もしくは引き抜くためのチャネル幅
が、折返し２倍以上となることで、全回路面積に対し、
有効なものとなる。すなわち、全回路面積に対し、ベー
ス電流の供給、あるいは引き抜きの効率がよくなる。し
たがって、同じ量のベース電流を供給、あるいは引き抜
きを行なうとすれば、この発明の半導体集積回路の方が
微細となる。これらのことから、動作の高速化、構造の
微細化に有利な半導体集積回路が提供される。

【図面の簡単な説明】

第１図は、この発明の第１の実施例に係わる構造を持つ
半導体集積回路の平面図、第２図は、第１図のＡ−Ａ−
線に沿う断面図、第３図は、第１の実施例に係わる構造
を持つ半導体集積回路の等価回路図、第４図は、この発
明の第２の実施例に係わる構造を持つ半導体集積回路の
平面図、第５図は、従来構造の半導体集積回路の平面図
、第６図は、第１図のＢ−Ｂ　”線に沿う断面図である
。 １・・・ｐ型半導体基板、１−・・・ｐ型エピタキシャ
ル層、２・・・ｎ型ウェル領域、３・・・ｎ÷型コレク
タ補償拡散層、４・・・ソース、５・・・ゲート電極、
６゜６″・・・ｐ型拡散領域、７・・・ドレイン、８・
・・フィールド絶縁膜、９・・・ベース、１０・・・ｎ
十型拡散領域（エミッタ）、１１．１２．１３・・・コ
ンタクト孔、１４・・・ゲートコンタクト領域、１４−
　、、、コンタクト孔、１５・・・エミッタ電極、１６
・・・コレクタ電極、１７・・・ソース電極、１８・・
・ｎ十埋込拡散層、１９・・・ゲート絶縁膜、２０・・
・絶縁膜、１０１・・・ｐ型半導体基板−１１０１−・
・・ｐ型エピタキシャル層、１０２・・・ｎ型ウェル領
域、１０３・・・ｎ十型コレクタ補償拡散層、１０４．
１０４−・・・ソース、１０５．１０５−・・・ゲート
電極、１０６゜１０６−．１０６’・・・ｐ型拡散領域
、１０７゜１０７″・・・ドレイン、１０８・・・フィ
ールド絶縁膜、１０９・・・ベース、１１０・・・ｎ十
型拡散領域（エミッタ）、１１１，１１２，１１３・・
・コンタクト孔、１１４・・・ゲートコンタクト領域、
１１４　”−・・コンタクト孔、１１５・・・エミッタ
電極、１１６・・・コレクタ電極、１１７・・・ソース
電極、１１８・・・ｎ÷埋込拡散層、１１９・・・ゲー
ト絶縁膜、１２０・・・絶縁膜、２０１・・・ｐ型半導
体基板、２０２・・・ｎ型ウェル領域、２０３・・・ｎ
十型コレクタ補償拡散層、２０４・・・ソース、２０５
・・・ゲート電極、２０６゜２０６″・・・ｐ型拡散領
域、２０７・・・ドレイン、２０９・・・ベース、２１
０・・・ｎ十型拡散領域（エミッタ）、２１１，２１２
，２１３・・・コンタクト孔、２１４・・・ゲートコン
タクト領域、２１４−　・−コンタクト孔。 出願人代理人　弁理士　鈴江武彦 第４ 図 情 図 第 図

Claims (1)

【特許請求の範囲】
1. バイポーラトランジスタとＭＯＳＦＥＴから構成され、
   バイポーラトランジスタのエミッタを含むベースと、Ｍ
   ＯＳＦＥＴのドレインとが共通の領域に形成される半導
   体集積回路の構造において前記共通の領域を間に挟んで
   その両側に対向してＭＯＳＦＥＴのゲートが形成される
   ことを特徴とするＢｉ−ＣＭＯＳ型の半導体集積回路。