JPH022160A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH022160A JPH022160A JP63147215A JP14721588A JPH022160A JP H022160 A JPH022160 A JP H022160A JP 63147215 A JP63147215 A JP 63147215A JP 14721588 A JP14721588 A JP 14721588A JP H022160 A JPH022160 A JP H022160A
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Landscapes
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にＲＡＭ （ランダ
ムアクセスメモリ）用セルの負荷素子に関する。
ムアクセスメモリ）用セルの負荷素子に関する。
−ｍに、抵抗素子とダイオードを並列接続したフリップ
フロップからなるメモリセルは、第５図に示される回路
形式が用いられている。すなわち、負荷抵抗Ｒ，，Ｒ２
と並列接続されたダイオードＤ、、Ｄ２を負荷とするト
ランジスタＱｔ 。
フロップからなるメモリセルは、第５図に示される回路
形式が用いられている。すなわち、負荷抵抗Ｒ，，Ｒ２
と並列接続されたダイオードＤ、、Ｄ２を負荷とするト
ランジスタＱｔ 。
Ｑ２によりフリップフロップが構成され、これらトラン
ジスタＱｌ、Ｑ２の共通エミッタには定電流源、■およ
びデジット線り、１）が接続されている。図において、
容量Ｃ，，Ｃ２は、ダイオードＤ１．Ｄ２の空乏層に起
因する寄生容量を示し、これら容量Ｃ，，Ｃ２はフリッ
プフロップの動作速度を上げるスピードアップコンデン
サの役割を果し、かつα線によってフリップフロップの
内容が反転する現象（α線によるソフトエラー）を防止
するのに有効な容量となっている。
ジスタＱｌ、Ｑ２の共通エミッタには定電流源、■およ
びデジット線り、１）が接続されている。図において、
容量Ｃ，，Ｃ２は、ダイオードＤ１．Ｄ２の空乏層に起
因する寄生容量を示し、これら容量Ｃ，，Ｃ２はフリッ
プフロップの動作速度を上げるスピードアップコンデン
サの役割を果し、かつα線によってフリップフロップの
内容が反転する現象（α線によるソフトエラー）を防止
するのに有効な容量となっている。
一方、メモリ素子の絶縁分離は、ＰＮ分離法、アイソプ
レーナ法等が従来からあるが、絶縁分離面積を広く必要
とするため、素子の高密度化には障害となっていた。そ
こで絶縁面積が少なくてすむトレンチアイソレーション
法が素子の高密度化のなめに提案されている。
レーナ法等が従来からあるが、絶縁分離面積を広く必要
とするため、素子の高密度化には障害となっていた。そ
こで絶縁面積が少なくてすむトレンチアイソレーション
法が素子の高密度化のなめに提案されている。
このトレンチアイソレーションは、基板主面に溝を形成
し、溝部の底面部および側面部に絶縁膜を設け、ポリシ
リコン等の導電体を埋設した構造となっている。
し、溝部の底面部および側面部に絶縁膜を設け、ポリシ
リコン等の導電体を埋設した構造となっている。
これら２つの技術を用いた従来のメモリセルのダイオー
ド部は、第６図のように、溝によって絶縁分離された素
子内にダイオードが形成されていた。すなわち、Ｐ−シ
リコン基板１に埋込層のＮ＋拡散層３、Ｎ−エピタキシ
ャル層４を設け、溝を形成してこの溝底にチャンネルス
トッパとなるＰ＋拡散層２を形成し、これらの表面にシ
リコン酸化膜５を形成し、溝内にＰ型ポリシリコンロを
埋込み、シリコン酸化膜５の一部を開孔してＰ＋拡散層
１７を形成し、その上にアルミ電極８を形成したもので
ある。
ド部は、第６図のように、溝によって絶縁分離された素
子内にダイオードが形成されていた。すなわち、Ｐ−シ
リコン基板１に埋込層のＮ＋拡散層３、Ｎ−エピタキシ
ャル層４を設け、溝を形成してこの溝底にチャンネルス
トッパとなるＰ＋拡散層２を形成し、これらの表面にシ
リコン酸化膜５を形成し、溝内にＰ型ポリシリコンロを
埋込み、シリコン酸化膜５の一部を開孔してＰ＋拡散層
１７を形成し、その上にアルミ電極８を形成したもので
ある。
上述した従来の構造では、トレンチアイソレーションに
よって素子の高密度がある程度は実現できたが、ダイオ
ードの面積を縮小できないという欠点を有している。そ
れは、寄生容量Ｃ，，Ｃ２がメモリセルの高速動作およ
びα線ソフトエラー防止という点で不可欠であるにもか
かわらず、ダイオード面積の縮小によって、容量も減少
してしまうからである。
よって素子の高密度がある程度は実現できたが、ダイオ
ードの面積を縮小できないという欠点を有している。そ
れは、寄生容量Ｃ，，Ｃ２がメモリセルの高速動作およ
びα線ソフトエラー防止という点で不可欠であるにもか
かわらず、ダイオード面積の縮小によって、容量も減少
してしまうからである。
本発明の目的は、このような問題点を解決し、寄生容量
を利用することにより、容量の減少を抑えて、ダイオー
ド面積の縮小できるようにした半導体記憶装置を提供す
ることにある。
を利用することにより、容量の減少を抑えて、ダイオー
ド面積の縮小できるようにした半導体記憶装置を提供す
ることにある。
本発明の構成は、負荷抵抗素子と並列にダイオードが接
続されてなるフリップフロップをメモリセルとするメモ
リアレイを備えた半導体記憶装置において、前記メモリ
セルの素子の絶縁分離用溝部が互に分離されると共に、
この溝内の導体部と前記メモリセルの半導体層との間の
容量を前記ダイオードと並列に接続されるコンデンサと
したことを特徴とする。
続されてなるフリップフロップをメモリセルとするメモ
リアレイを備えた半導体記憶装置において、前記メモリ
セルの素子の絶縁分離用溝部が互に分離されると共に、
この溝内の導体部と前記メモリセルの半導体層との間の
容量を前記ダイオードと並列に接続されるコンデンサと
したことを特徴とする。
次に本発明に関して、ＰＮダイオード形成の場合を図面
を用いて説明する。
を用いて説明する。
第１図（ａ）、（ｂ）は本発明の一実施例の断面図およ
び平面図である。第２図（ａ）、（ｂ）、第３図は第１
図の製造工程途中の断面図および平面図である０本実施
例を製造工程順に説明する。まず、Ｐ−シリコン基板１
上に埋込層３゜Ｎ−エピタキシャル層４を形成してエビ
タキシャル工程終了後、シリコン酸化膜１０を５００人
。
び平面図である。第２図（ａ）、（ｂ）、第３図は第１
図の製造工程途中の断面図および平面図である０本実施
例を製造工程順に説明する。まず、Ｐ−シリコン基板１
上に埋込層３゜Ｎ−エピタキシャル層４を形成してエビ
タキシャル工程終了後、シリコン酸化膜１０を５００人
。
シリコン窒化膜１１を１０００人形成して、ＥＢ（電子
ビーム＞ｎ光によって、所定の溝パターンをレジストに
転写する。
ビーム＞ｎ光によって、所定の溝パターンをレジストに
転写する。
次に、溝部のシリコン窒化膜およびシリコン酸化膜を異
方性エッチによって除去した後溝部５を形成する（第２
図（ａ））、溝の深さは、埋込層３より深くなるまで、
エツチングする。
方性エッチによって除去した後溝部５を形成する（第２
図（ａ））、溝の深さは、埋込層３より深くなるまで、
エツチングする。
次に、溝部１５の底部にチャネルストッパ用のＰ型拡散
層２を形成するためイオン注入を行なう０次に、レジス
トを除去してから、熱酸化を行ない、溝部底部および側
面部に３０００人のシリコン酸化膜５を形成する。次に
、Ｐ型ポリシリコンロを溝部にエッチバック技術を使用
して埋設する。
層２を形成するためイオン注入を行なう０次に、レジス
トを除去してから、熱酸化を行ない、溝部底部および側
面部に３０００人のシリコン酸化膜５を形成する。次に
、Ｐ型ポリシリコンロを溝部にエッチバック技術を使用
して埋設する。
ここで注意すべき点は、容量として使用する溝部１５に
埋設されたＰ型ポリシリコンロが他の溝部のＰ型ポリシ
リコンとは電気的に遮断されていなければならない。本
実施例では、第２図（ｂ）に示すように、溝と溝の間隔
りが２５００人の部分を形成する。この部分は、溝部１
５の側面部の酸化の際にすべてシリコン酸化膜５に変化
する。
埋設されたＰ型ポリシリコンロが他の溝部のＰ型ポリシ
リコンとは電気的に遮断されていなければならない。本
実施例では、第２図（ｂ）に示すように、溝と溝の間隔
りが２５００人の部分を形成する。この部分は、溝部１
５の側面部の酸化の際にすべてシリコン酸化膜５に変化
する。
従って、第１図（ｂ）の斜線部の埋設されたＰ型ポリシ
リコンロは他の溝部とは電気的に遮断される。
リコンロは他の溝部とは電気的に遮断される。
次に、基板１の上のシリコン窒化膜１１．シリコン酸化
膜１０を除去して、再度基板面を酸化する。この時基板
上および埋設されたＰ型ポリシリコンロの上には２００
０人のシリコン酸化Ｍ５が形成される。
膜１０を除去して、再度基板面を酸化する。この時基板
上および埋設されたＰ型ポリシリコンロの上には２００
０人のシリコン酸化Ｍ５が形成される。
次に、通常のフォトレジストパターニング法により、マ
スクを形成して選択的に２０００人の酸化膜スルーでイ
オン注入を行ないＰ＋拡散層７を形成する（第３図）。
スクを形成して選択的に２０００人の酸化膜スルーでイ
オン注入を行ないＰ＋拡散層７を形成する（第３図）。
次に、溝部１５および基板面のＰ型拡散層７上のシリコ
ン酸化膜５を選択的に開口後、アルミニウム８をスパッ
タリング法により被着し、パターニングすれば、第１図
（ａ）の構造の半導体記憶装置が実現できる。
ン酸化膜５を選択的に開口後、アルミニウム８をスパッ
タリング法により被着し、パターニングすれば、第１図
（ａ）の構造の半導体記憶装置が実現できる。
本実施例は、Ｎ＋埋込層３およびＮ−エピタキシャル層
４と溝部に埋込まれたＰ型ポリシリコンロとの間に、シ
リコン酸化膜５が存在し、これらがトランジスタのコレ
クタとダイオードのアノードとの間に並列に入る寄生容
量となることができ、特に面積を増加しなくてもスピー
ドアップコンデンサとして所定の容量を得ることができ
る。
４と溝部に埋込まれたＰ型ポリシリコンロとの間に、シ
リコン酸化膜５が存在し、これらがトランジスタのコレ
クタとダイオードのアノードとの間に並列に入る寄生容
量となることができ、特に面積を増加しなくてもスピー
ドアップコンデンサとして所定の容量を得ることができ
る。
第４図は、本発明の第２の実施例のショットキーバリア
ダイオードの場合の断面図を示しである。ショットキー
バリアダイオードは、通常のＰＮダイオードを使用して
高速のメモリに使用される。ただし、寄生容量としての
寄与は同程度である。溝１５部にＰ型ポリシリコンロを
埋設して、基板主面を酸化するまでは製作工程は同じで
ある。
ダイオードの場合の断面図を示しである。ショットキー
バリアダイオードは、通常のＰＮダイオードを使用して
高速のメモリに使用される。ただし、寄生容量としての
寄与は同程度である。溝１５部にＰ型ポリシリコンロを
埋設して、基板主面を酸化するまでは製作工程は同じで
ある。
次に、溝部およびＮ−エピタキシャル層４の所定の場所
を選択的に開口し、白金を３５０人スパッタ法により被
着する。次に、５００℃で白金シリサイド２１およびポ
リサイド２０を形成し、シリコン酸化膜５上の未反応の
白金を熱王水にて除去する。次に、バリアメタル２２で
あるチタンタングステンを１５００人被着１、その後に
アルミニウム８を１００００人被着し１所定のパターン
にエツチングすると第４図の構造が実現できる。
を選択的に開口し、白金を３５０人スパッタ法により被
着する。次に、５００℃で白金シリサイド２１およびポ
リサイド２０を形成し、シリコン酸化膜５上の未反応の
白金を熱王水にて除去する。次に、バリアメタル２２で
あるチタンタングステンを１５００人被着１、その後に
アルミニウム８を１００００人被着し１所定のパターン
にエツチングすると第４図の構造が実現できる。
以上説明したように本発明は、Ｎ十埋込層及びＮ−エピ
タキシャル層と埋設されたＰ型ポリシリコンとの間に、
シリコン酸化膜が存在するために、その部分がコレクタ
とダイオードのアノードとの間に並列に入る寄生容量と
なるため、特別な工程を増すことなく、寄生容量を利用
することによって、信頼性の高い高密度の半導体記憶素
子を実現できるという効果がある。
タキシャル層と埋設されたＰ型ポリシリコンとの間に、
シリコン酸化膜が存在するために、その部分がコレクタ
とダイオードのアノードとの間に並列に入る寄生容量と
なるため、特別な工程を増すことなく、寄生容量を利用
することによって、信頼性の高い高密度の半導体記憶素
子を実現できるという効果がある。
第１図（ａ）、（ｂ）は本発明の一実施例の断面図およ
び平面図、第２図（ａ）、（ｂ）は第１図の製造途中の
断面図および平面図、第３図は第１図の製造途中の断面
図、第４図は本発明の第２の実施例の断面図、第５図は
一般の半導体記憶装置の一例の回路図、第６図は従来の
半導体記憶装置の一例の部分断面図である。 １・・・Ｐ−シリコ基板、２・・・Ｐ＋拡散層（チャネ
ルストッパ）、３・・・Ｎ＋拡散層（埋込層）、４・・
・Ｎ−エピタキシャル層、５，１０・・・シリコン酸化
膜、６・・・ＰをポリシリコンＪ１η、７，１７・・・
Ｐ＋拡散層、８・・・アルミニウム、１１・・・シリコ
ン窒化膜、１２・・・レジスト、１５・・・溝部、２０
・・・白金シリサイド、２２・・・チタンタングステン
（バリアメタル）。 半（回 猶づ釦 ）レ セ 朶 圀
び平面図、第２図（ａ）、（ｂ）は第１図の製造途中の
断面図および平面図、第３図は第１図の製造途中の断面
図、第４図は本発明の第２の実施例の断面図、第５図は
一般の半導体記憶装置の一例の回路図、第６図は従来の
半導体記憶装置の一例の部分断面図である。 １・・・Ｐ−シリコ基板、２・・・Ｐ＋拡散層（チャネ
ルストッパ）、３・・・Ｎ＋拡散層（埋込層）、４・・
・Ｎ−エピタキシャル層、５，１０・・・シリコン酸化
膜、６・・・ＰをポリシリコンＪ１η、７，１７・・・
Ｐ＋拡散層、８・・・アルミニウム、１１・・・シリコ
ン窒化膜、１２・・・レジスト、１５・・・溝部、２０
・・・白金シリサイド、２２・・・チタンタングステン
（バリアメタル）。 半（回 猶づ釦 ）レ セ 朶 圀
Claims (1)
- 負荷抵抗素子と並列にダイオードが接続されてなるフ
リップフロップをメモリセルとするメモリアレイを備え
た半導体記憶装置において、前記メモリセルの素子の絶
縁分離用溝部が互に分離されると共に、この溝内の導体
部と前記メモリセルの半導体層との間の容量を前記ダイ
オードと並列に接続されるコンデンサとしたことを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147215A JPH022160A (ja) | 1988-06-14 | 1988-06-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147215A JPH022160A (ja) | 1988-06-14 | 1988-06-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022160A true JPH022160A (ja) | 1990-01-08 |
Family
ID=15425175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63147215A Pending JPH022160A (ja) | 1988-06-14 | 1988-06-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022160A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115490A (ja) * | 1981-12-29 | 1983-07-09 | 日本電気株式会社 | パタン間距離計算装置 |
-
1988
- 1988-06-14 JP JP63147215A patent/JPH022160A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115490A (ja) * | 1981-12-29 | 1983-07-09 | 日本電気株式会社 | パタン間距離計算装置 |
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