JPS6184052A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6184052A JPS6184052A JP59205906A JP20590684A JPS6184052A JP S6184052 A JPS6184052 A JP S6184052A JP 59205906 A JP59205906 A JP 59205906A JP 20590684 A JP20590684 A JP 20590684A JP S6184052 A JPS6184052 A JP S6184052A
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- JP
- Japan
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- insulating film
- thickness
- film
- gate insulating
- transistor
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/8314—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having gate insulating layers with different properties
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（座業上の利用分野）
本発明は半導体装置に関し、特にＮチャネル・シリコン
ゲート型〜１０８トランジスタを含む半導体装置に関す
る。
ゲート型〜１０８トランジスタを含む半導体装置に関す
る。
（従来の技術）
従来、Ｎチャンネル−シリコンゲート型ＭＯＳトランジ
スタを含む半導体集積回路（以下ＮＭＯ８・ＬＳＩと記
す）は、素子寸法の値組化に伴なうＳ積密度の向上が著
しく、メモリ、マイクロコンビエータを初めとした論理
ＬＳ■に応用されて、その高機能化、高速化に寄与して
きた。
スタを含む半導体集積回路（以下ＮＭＯ８・ＬＳＩと記
す）は、素子寸法の値組化に伴なうＳ積密度の向上が著
しく、メモリ、マイクロコンビエータを初めとした論理
ＬＳ■に応用されて、その高機能化、高速化に寄与して
きた。
しかしながら、このＮＭＯＳ −Ｌ、１９ Ｉの高集積
化は、−万でその信頼性上解決すべきさまざまな問題を
生み出している。そのひとつが外部からの静電気による
ＭＯＳトランジスタのゲート絶縁膜のぞ縁破壊の問題で
ある。これは、ＭＯＳトランジスタを構成するゲー）＆
化膜が非常に薄い絶縁膜であるために、入力インピーダ
ンスが高く、外部からの高電圧がそのままこの絶縁膜に
加わって起きるものである。
化は、−万でその信頼性上解決すべきさまざまな問題を
生み出している。そのひとつが外部からの静電気による
ＭＯＳトランジスタのゲート絶縁膜のぞ縁破壊の問題で
ある。これは、ＭＯＳトランジスタを構成するゲー）＆
化膜が非常に薄い絶縁膜であるために、入力インピーダ
ンスが高く、外部からの高電圧がそのままこの絶縁膜に
加わって起きるものである。
この間頌に対しては従来から次のような対策がとられて
きた。即ち、ＮＭＯＳ−ＬＳＩの人力電極パッドとそれ
に直接結合する入力ゲートとの間に保護回路を設け、外
部からの静電気が入力ゲートに達する直前でその放電を
流を減衰させ、シリコン基板側にバイパスさせる方法で
ある。この保護回路として最も広く用いられているのが
、Ｎ型拡散層の抵抗と基板側に接地したゲート電極を有
するＭＯ８構造のダイオード、あるいはトランジスタを
組合せたものである。
きた。即ち、ＮＭＯＳ−ＬＳＩの人力電極パッドとそれ
に直接結合する入力ゲートとの間に保護回路を設け、外
部からの静電気が入力ゲートに達する直前でその放電を
流を減衰させ、シリコン基板側にバイパスさせる方法で
ある。この保護回路として最も広く用いられているのが
、Ｎ型拡散層の抵抗と基板側に接地したゲート電極を有
するＭＯ８構造のダイオード、あるいはトランジスタを
組合せたものである。
第３図（ａ）、 ｆｂ）は従来の半導体装置の保護回路
の例の回路図である。
の例の回路図である。
第３図ｆａ）、（ｂ）において、ｌは電極パッド、２は
Ｎ型拡散抵抗、３はゲートコントロールダイオード、４
は保護用トランジスタ、５は入力トランジスタである。
Ｎ型拡散抵抗、３はゲートコントロールダイオード、４
は保護用トランジスタ、５は入力トランジスタである。
上記二つの例の回路において、Ｎ型拡散抵抗は静電気の
放ＩＥ電流を制限し、ダイオード３またはトランジスタ
４はそれらのシリコンゲート絶縁膜の下のＰＮ接合が低
い電圧で降伏することによって放電電流を基板側に逃が
す役目をする。そして、これらの保護回路は、ＮＭＯ８
＠ＬＳＩの本来のプロセスに従って、拡散層とＭＯＳダ
イオードまたはトランジスタを作ることができるため、
付加的なプロセスを一切必要としないという利点ももり
ていた。
放ＩＥ電流を制限し、ダイオード３またはトランジスタ
４はそれらのシリコンゲート絶縁膜の下のＰＮ接合が低
い電圧で降伏することによって放電電流を基板側に逃が
す役目をする。そして、これらの保護回路は、ＮＭＯ８
＠ＬＳＩの本来のプロセスに従って、拡散層とＭＯＳダ
イオードまたはトランジスタを作ることができるため、
付加的なプロセスを一切必要としないという利点ももり
ていた。
（発明が解決しようとする問題点）
ところが、Ｎ〜１０Ｓ−Ｌ’８Ｉの高集積化が進むにつ
れて、ゲート絶縁膜の厚さは次第に薄くなる傾向罠あり
、保護回路を構成するＭＯＳダイオード及びトランジス
タの保護能力もこれに伴なって低下することが避けられ
なくなってきた。これは、ＰＮ接合の降服時に強い電界
がゲート絶縁膜にも加わるが、薄い絶縁膜はどその絶縁
耐力を上進る電界が加わりやすいためである。このため
、ＮＭＯ８＠ＬＳＩの高集積化にはこの保護回路の回路
形式や平面パターンの改良を必要とするのが常であった
０ 第４図ｆａ）〜（ｄ）は従来のＭＯ８半導体装置の製造
工程の一部を説明するための断面図である０まず、第４
図（ａ）に示すように、Ｐ型シリコン基板１１に薄い絶
縁膜１２を設け、その上にシリコン窒化膜１３を選択的
に形成する０この７リコ／窒化膜１３をマスクにして選
択酸化して分朧用の厚い絶縁膜１４を形成する。
れて、ゲート絶縁膜の厚さは次第に薄くなる傾向罠あり
、保護回路を構成するＭＯＳダイオード及びトランジス
タの保護能力もこれに伴なって低下することが避けられ
なくなってきた。これは、ＰＮ接合の降服時に強い電界
がゲート絶縁膜にも加わるが、薄い絶縁膜はどその絶縁
耐力を上進る電界が加わりやすいためである。このため
、ＮＭＯ８＠ＬＳＩの高集積化にはこの保護回路の回路
形式や平面パターンの改良を必要とするのが常であった
０ 第４図ｆａ）〜（ｄ）は従来のＭＯ８半導体装置の製造
工程の一部を説明するための断面図である０まず、第４
図（ａ）に示すように、Ｐ型シリコン基板１１に薄い絶
縁膜１２を設け、その上にシリコン窒化膜１３を選択的
に形成する０この７リコ／窒化膜１３をマスクにして選
択酸化して分朧用の厚い絶縁膜１４を形成する。
次に、第４図（ｂ）に示すように、シリコン窒化膜１３
、薄い絶縁膜１２を除去する。
、薄い絶縁膜１２を除去する。
次に、第４図（Ｃ）に示すように、全面酸化してケート
絶縁膜１５を形成する。
絶縁膜１５を形成する。
次に、第４図（ｄ）に示すように、ポリシリコンでゲー
ト電極１６．１６’を形成し、これをマスク−してイオ
ン注入あるいは拡１１！ＬＫよりソース・ドレイン領域
１８．１８’、１９．１９’を形成することにより、二
つのトランジスタを製造する。
ト電極１６．１６’を形成し、これをマスク−してイオ
ン注入あるいは拡１１！ＬＫよりソース・ドレイン領域
１８．１８’、１９．１９’を形成することにより、二
つのトランジスタを製造する。
ここで、Ａ、Ｂで示される２つのトランジスタ領域につ
いて１便宜上、Ａの領域をＮＭＯ，５−ＬＳＩの周辺の
電極パッドに直接結合するトランジスタ。
いて１便宜上、Ａの領域をＮＭＯ，５−ＬＳＩの周辺の
電極パッドに直接結合するトランジスタ。
またはその近傍のトランジスタで外部からの静電気によ
るストレスを受けやすい領域とし、Ｂの領域を静電気の
影響をほとんど受けない内部のトランジスタ領域とする
と、従来の裏道プロセスによれば、Ａの領域とＢの領域
のトランジスタのゲート散化膜は同時に形成されるため
、高集積化に伴っ℃ゲー）１１化膜を４くすると、への
領域に存在する保護回路を始めとする入力及び出力トラ
ンジスタの静電気に対する絶縁耐力が低下してしまうと
いう問題を生ずる。
るストレスを受けやすい領域とし、Ｂの領域を静電気の
影響をほとんど受けない内部のトランジスタ領域とする
と、従来の裏道プロセスによれば、Ａの領域とＢの領域
のトランジスタのゲート散化膜は同時に形成されるため
、高集積化に伴っ℃ゲー）１１化膜を４くすると、への
領域に存在する保護回路を始めとする入力及び出力トラ
ンジスタの静電気に対する絶縁耐力が低下してしまうと
いう問題を生ずる。
本発明の目的は、上記欠点を除去し、靜を耐力を維持し
、かつ高集積化、ｉ！６速度化を計ることのできるＮチ
ャンネル・７リコンケ一ト型ＭＯＳトランジスタを含む
半導体装置を提供することにある０ （間組点を解決するための手段） 本発明の半導体装置は、半導体基板にＭＯＳトランジス
タを含んで構成される内部回路と周辺部回路を有する半
導体装置において、入力及び出力電極パッドに直接連な
るＭＯＳトランジスタ並びに前記周辺部回路のｈｔ Ｏ
Ｓ トランジスタのゲート絶縁膜の厚さを前記内部回路
のＭＯＳトランジスタのゲート絶縁膜よシも厚く形成し
たことによｐ構成される。
、かつ高集積化、ｉ！６速度化を計ることのできるＮチ
ャンネル・７リコンケ一ト型ＭＯＳトランジスタを含む
半導体装置を提供することにある０ （間組点を解決するための手段） 本発明の半導体装置は、半導体基板にＭＯＳトランジス
タを含んで構成される内部回路と周辺部回路を有する半
導体装置において、入力及び出力電極パッドに直接連な
るＭＯＳトランジスタ並びに前記周辺部回路のｈｔ Ｏ
Ｓ トランジスタのゲート絶縁膜の厚さを前記内部回路
のＭＯＳトランジスタのゲート絶縁膜よシも厚く形成し
たことによｐ構成される。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
第１図（ａ）〜（ｅ）は本発明の第１の実施例の裂造工
程を説明するための断面図である。
程を説明するための断面図である。
まず、第１図（ａ）に示すように、従来の方法（４３囚
（ａ）で説明した方法）によって、Ｐ型シリコン基板１
１に厚い絶縁膜１４上形成した後、それに使用したシリ
コン、窒化膜と薄い絶縁膜を除去する。
（ａ）で説明した方法）によって、Ｐ型シリコン基板１
１に厚い絶縁膜１４上形成した後、それに使用したシリ
コン、窒化膜と薄い絶縁膜を除去する。
この状、櫟は、第３図（ｂ）に示し友のと同じである。
便宜上、露出しているトランジスタ領域をＡ、 Ｂで区
別して示す。
別して示す。
次に、第１図ｆｂ）に示すように１熱酸化して絶縁膜２
１，２２を形成する。領域Ａ及びＢＫ将米形成される絶
縁膜の厚さをそれぞれｔＡｅｆＢとすると、絶縁膜２１
．２２の厚さは、△１＝１人−ｔＢ に相当する膜厚
差が得られるように設定する（絶縁膜２１．２２の厚さ
を△ｔとするのではない）０次に、第１図（Ｃ）に示す
ように、領域Ｂのば化膜２２のみ″ｆ選択味去する。
１，２２を形成する。領域Ａ及びＢＫ将米形成される絶
縁膜の厚さをそれぞれｔＡｅｆＢとすると、絶縁膜２１
．２２の厚さは、△１＝１人−ｔＢ に相当する膜厚
差が得られるように設定する（絶縁膜２１．２２の厚さ
を△ｔとするのではない）０次に、第１図（Ｃ）に示す
ように、領域Ｂのば化膜２２のみ″ｆ選択味去する。
次に、第１図＋ｄｌに示すように、熱酸化して領域Ｂに
絶縁膜２３を形成する。このとき、領域Ａの万も酸化し
て禮化膜は厚くなり、絶縁膜２１’となる。４に化膜２
１′の厚さをｔＡ、絶縁膜２３の厚さをｔＢとするとき
、前述の嘆厚さ△ｔ＝ｔＡ−ｔＢ が実現されるのであ
る。
絶縁膜２３を形成する。このとき、領域Ａの万も酸化し
て禮化膜は厚くなり、絶縁膜２１’となる。４に化膜２
１′の厚さをｔＡ、絶縁膜２３の厚さをｔＢとするとき
、前述の嘆厚さ△ｔ＝ｔＡ−ｔＢ が実現されるのであ
る。
次に１第１図（ｅ） Ｋ示すよう罠、従来と同様の方法
によってゲート電極１６．１６’、ンース・ドレイン領
域１８．１８’、１９．１９’を形成する０ 領域Ａを周辺部、領域Ｂを内部と考えると、周辺部回路
のトランジスタと内部回路のトランジスタのゲート絶縁
膜の厚さを異ならしめることができ、靜ｖ＃を力を維持
し、かつ高集槍仕、高速度化を計ることのでさる半導体
装置が得られる。
によってゲート電極１６．１６’、ンース・ドレイン領
域１８．１８’、１９．１９’を形成する０ 領域Ａを周辺部、領域Ｂを内部と考えると、周辺部回路
のトランジスタと内部回路のトランジスタのゲート絶縁
膜の厚さを異ならしめることができ、靜ｖ＃を力を維持
し、かつ高集槍仕、高速度化を計ることのでさる半導体
装置が得られる。
第２図（ａ）〜（ｄ）＃′ｉ本発明の第２の実施例の製
造工程を説明するための断面図である。
造工程を説明するための断面図である。
まず、第２図（ａｔに示すように、第１図（ａ）の場合
と同様にして厚い絶縁膜１４を基板１１の表面に形成す
る。
と同様にして厚い絶縁膜１４を基板１１の表面に形成す
る。
次に、第２図（ｂ）に示すように、熱酸化して絶縁膜２
１’ 、２３’を形成する。このとき、絶縁膜２２’
、２３’の厚さは前述のｔＡと同じ厚さく形成しておく
。
１’ 、２３’を形成する。このとき、絶縁膜２２’
、２３’の厚さは前述のｔＡと同じ厚さく形成しておく
。
次に、第２図（Ｃ）Ｋ示すように、ホトエ、テング法を
用いて、鯛駿Ｂの酸化１２３′を辱さが前述のｔｙ、の
ノ【ｌさになろまでエツチングして薄くする。
用いて、鯛駿Ｂの酸化１２３′を辱さが前述のｔｙ、の
ノ【ｌさになろまでエツチングして薄くする。
つまｐ、△を分だけ除去する。このようにしても紀１図
ｉｄ）に示し１ζものと同じ絶縁膜の厚さになる０ 次に、第２図（ｄ）に示すよって、従来の方法を用いて
フートＬＴｈ１６．１６’ 、 ンース・ドレイン領域
１８．１８’、１９．１９’を形成する。このようにし
ても第１の実施例と公く同じものが形成できろ。
ｉｄ）に示し１ζものと同じ絶縁膜の厚さになる０ 次に、第２図（ｄ）に示すよって、従来の方法を用いて
フートＬＴｈ１６．１６’ 、 ンース・ドレイン領域
１８．１８’、１９．１９’を形成する。このようにし
ても第１の実施例と公く同じものが形成できろ。
（１明のりＪ木）
以上と明したようシて、本発明（（よれば、周辺部回路
のトランジスタと内部回路のトラ〉・ジスタのゲート杷
碌ｌ漢厚を異ならしめ、静電耐力を維持し、かつ高年を
化と筒速化とを計った半導体装置が得られる。
のトランジスタと内部回路のトラ〉・ジスタのゲート杷
碌ｌ漢厚を異ならしめ、静電耐力を維持し、かつ高年を
化と筒速化とを計った半導体装置が得られる。
第１図（Ω）〜（ｅｌは本発明の第１のブー流側の製造
工程を説明するための断面図、第２図（ａ）〜（ｄ）は
本発明の第２の実施例の製造工程を説明するだめの断面
図、第３図（ａｔ、 （ｂ）は従来の半導体装置の保護
回路の例の回路図、第４図（ａ）〜（ｄ）は従来のＭＯ
８半導体装置の製造工程の一部を説明するための断面図
である。 ■・・・・・・電極パッド、２・・・・・・Ｎ型拡散抵
抗、３・・・・・・ゲートコントロールダイオード、４
・・・・・保所用トランジスタ、５・・・・・・久方ト
ランジスタ、１１・・・・・・Ｐ型シリコンが析、１２
・・・・・・絶縁膜、１３ ・・・シリコン窒化膜、
１４・川・絶縁膜、１５・・・・ゲート絶縁膜、１６．
＋ ６’−＝−ゲート絶縁膜、１８゜１８’ 、
１９． １９’ 四−ンース−トレインＩｒｐ１５．
２１．２１／、２２．２３．２３’・・・山酸化嘆。 牟ｌ 面 算２ ズ
工程を説明するための断面図、第２図（ａ）〜（ｄ）は
本発明の第２の実施例の製造工程を説明するだめの断面
図、第３図（ａｔ、 （ｂ）は従来の半導体装置の保護
回路の例の回路図、第４図（ａ）〜（ｄ）は従来のＭＯ
８半導体装置の製造工程の一部を説明するための断面図
である。 ■・・・・・・電極パッド、２・・・・・・Ｎ型拡散抵
抗、３・・・・・・ゲートコントロールダイオード、４
・・・・・保所用トランジスタ、５・・・・・・久方ト
ランジスタ、１１・・・・・・Ｐ型シリコンが析、１２
・・・・・・絶縁膜、１３ ・・・シリコン窒化膜、
１４・川・絶縁膜、１５・・・・ゲート絶縁膜、１６．
＋ ６’−＝−ゲート絶縁膜、１８゜１８’ 、
１９． １９’ 四−ンース−トレインＩｒｐ１５．
２１．２１／、２２．２３．２３’・・・山酸化嘆。 牟ｌ 面 算２ ズ
Claims (1)
- 半導体基板にＭＯＳトランジスタを含んで構成される
内部回路と周辺部回路を有する半導体装置において、入
力及び出力電極パッドに直接連なるＭＯＳトランジスタ
並びに前記周辺部回路のＭＯＳトランジスタのゲート絶
縁膜の厚さを前記内部回路のＭＯＳトランジスタのゲー
ト絶縁膜よりも厚く形成したことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205906A JPS6184052A (ja) | 1984-10-01 | 1984-10-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205906A JPS6184052A (ja) | 1984-10-01 | 1984-10-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6184052A true JPS6184052A (ja) | 1986-04-28 |
Family
ID=16514709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59205906A Pending JPS6184052A (ja) | 1984-10-01 | 1984-10-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184052A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63236354A (ja) * | 1987-03-25 | 1988-10-03 | Toshiba Corp | 半導体装置 |
| JPH0221653A (ja) * | 1988-07-08 | 1990-01-24 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH0271559A (ja) * | 1988-09-06 | 1990-03-12 | Toshiba Corp | スタティック型メモリ |
-
1984
- 1984-10-01 JP JP59205906A patent/JPS6184052A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63236354A (ja) * | 1987-03-25 | 1988-10-03 | Toshiba Corp | 半導体装置 |
| JPH0221653A (ja) * | 1988-07-08 | 1990-01-24 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH0271559A (ja) * | 1988-09-06 | 1990-03-12 | Toshiba Corp | スタティック型メモリ |
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