JPH0221664A - 浮遊ゲート型不揮発性半導体記憶装置の製造方法 - Google Patents
浮遊ゲート型不揮発性半導体記憶装置の製造方法Info
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- JPH0221664A JPH0221664A JP63170618A JP17061888A JPH0221664A JP H0221664 A JPH0221664 A JP H0221664A JP 63170618 A JP63170618 A JP 63170618A JP 17061888 A JP17061888 A JP 17061888A JP H0221664 A JPH0221664 A JP H0221664A
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に浮遊ゲート型不揮
発性半導体記憶装置に関する。
発性半導体記憶装置に関する。
第３図（ａ）及び（ｂ）はそれぞれ従来の浮遊ゲート型
不揮発性半導体記憶装置の記憶セルの要部を示す平面図
およびそのＢ−Ｂ’断面図で、記憶トランジスタ２およ
び選択トランジスタ３は、例えば、Ｐ型シリコン基板１
上に一つのｎ型拡散層４を共用し互いに隣接して形成さ
れる。この場合、記憶トランジスタ２のトンネル注入領
域８は選択Ｉ・ランジスタ３と共用する一つのｎ型拡散
層４上のゲート絶縁膜５と等しい膜厚のシリコン酸化膜
を開口して設けられ、また、浮遊ゲート電極９および制
御ゲート電極１０も同じようにゲート絶縁膜５と等しい
膜厚のシリコン酸化膜を介して２つのｎ型拡散層４およ
び６上を渡るように形成される。ここで、７は選択トラ
ンジスタ３の他方のｎ型拡散層、１１は浮遊ゲート電極
つと制御ゲ−ト電極１０を絶縁する絶縁膜、１２は選択
トランジスタの選択ゲート電極、１３．１４はアルミ電
極配線、１５および１６はチャネル・ストッパーおよび
フィールド絶縁膜、また、１７は層間絶縁膜をそれぞれ
示す。
不揮発性半導体記憶装置の記憶セルの要部を示す平面図
およびそのＢ−Ｂ’断面図で、記憶トランジスタ２およ
び選択トランジスタ３は、例えば、Ｐ型シリコン基板１
上に一つのｎ型拡散層４を共用し互いに隣接して形成さ
れる。この場合、記憶トランジスタ２のトンネル注入領
域８は選択Ｉ・ランジスタ３と共用する一つのｎ型拡散
層４上のゲート絶縁膜５と等しい膜厚のシリコン酸化膜
を開口して設けられ、また、浮遊ゲート電極９および制
御ゲート電極１０も同じようにゲート絶縁膜５と等しい
膜厚のシリコン酸化膜を介して２つのｎ型拡散層４およ
び６上を渡るように形成される。ここで、７は選択トラ
ンジスタ３の他方のｎ型拡散層、１１は浮遊ゲート電極
つと制御ゲ−ト電極１０を絶縁する絶縁膜、１２は選択
トランジスタの選択ゲート電極、１３．１４はアルミ電
極配線、１５および１６はチャネル・ストッパーおよび
フィールド絶縁膜、また、１７は層間絶縁膜をそれぞれ
示す。
しかしながら、かかる構造の従来の浮遊ゲート型不揮発
性半導体記憶装置は、トンネル注入領域８をｎ型拡散層
４上に自己整合的手段では形成することが出来ず、ｎ型
拡散Ｒ４の形成とトンネル注入領域８の開口にはそれぞ
れ独立のマスクが使用される為、ｎ型拡散層４に対する
位置合せマージンＬを大きく設定しなければならなくな
り、浮遊ゲート電極９とｎ型拡散層４との対向面積を大
きくして容量を増大せしめるようになる。通常、浮遊ゲ
ート型不揮発性半導体記憶装置においては、浮遊ゲート
電極と制御ゲート電極との間の容量と浮遊ゲート電極と
その直下のｎ型拡散層との間の容量との比で記憶セルの
動作速度が決定されるので、このように浮遊ゲート電極
つとｎ型拡散層４との間の容量を増大させる構造は好ま
しくない。
性半導体記憶装置は、トンネル注入領域８をｎ型拡散層
４上に自己整合的手段では形成することが出来ず、ｎ型
拡散Ｒ４の形成とトンネル注入領域８の開口にはそれぞ
れ独立のマスクが使用される為、ｎ型拡散層４に対する
位置合せマージンＬを大きく設定しなければならなくな
り、浮遊ゲート電極９とｎ型拡散層４との対向面積を大
きくして容量を増大せしめるようになる。通常、浮遊ゲ
ート型不揮発性半導体記憶装置においては、浮遊ゲート
電極と制御ゲート電極との間の容量と浮遊ゲート電極と
その直下のｎ型拡散層との間の容量との比で記憶セルの
動作速度が決定されるので、このように浮遊ゲート電極
つとｎ型拡散層４との間の容量を増大させる構造は好ま
しくない。
本発明の目的は、上記の情況に鑑み、記憶トランジスタ
の浮遊ゲート電極・拡散層間容量の低減化をはかり得る
構造を備えた浮遊ゲート型不揮発性半導体記憶装置を提
供することである。
の浮遊ゲート電極・拡散層間容量の低減化をはかり得る
構造を備えた浮遊ゲート型不揮発性半導体記憶装置を提
供することである。
本発明によれば、浮遊ゲート型不揮発性半導体記憶装置
は、−導電型の半導体基板と、前記半導体基板上に一つ
の逆導電型拡散層を共用し互いに隣接して形成されるト
ンネル注入機構をもつ浮遊ゲート型不揮発性記憶トラン
ジスタとＭＩＳ型選択トランジスタとを含んで成り、前
記浮遊ゲート型不揮発性記憶トランジスタは浮遊ゲート
電極に対するトンネル注入領域を前記拡散層上の厚いシ
リコン酸化膜が取囲み規定する島状領域内に設け、且つ
前記浮遊ゲート電極および制御ゲート電極を前記厚いシ
リコン酸化膜と他方の拡散層上に形成される厚いシリコ
ン酸化膜上に前記島状領域をそれぞれ覆うように絶縁膜
を介し積層して形成することを含んて構成される。
は、−導電型の半導体基板と、前記半導体基板上に一つ
の逆導電型拡散層を共用し互いに隣接して形成されるト
ンネル注入機構をもつ浮遊ゲート型不揮発性記憶トラン
ジスタとＭＩＳ型選択トランジスタとを含んで成り、前
記浮遊ゲート型不揮発性記憶トランジスタは浮遊ゲート
電極に対するトンネル注入領域を前記拡散層上の厚いシ
リコン酸化膜が取囲み規定する島状領域内に設け、且つ
前記浮遊ゲート電極および制御ゲート電極を前記厚いシ
リコン酸化膜と他方の拡散層上に形成される厚いシリコ
ン酸化膜上に前記島状領域をそれぞれ覆うように絶縁膜
を介し積層して形成することを含んて構成される。
以下図面を参照して本発明の詳細な説明する。
第１図（ａ）及び（ｂ）はそれぞれ本発明の一実施例を
示す記憶セルの要部平面図及びそのＡ−Ａ′断面図であ
る。本実施例によれば、本発明の浮遊ゲート型不揮発性
半導体記憶装置は、Ｐ型シリコン基板１と、このＰ型シ
リコン基板１上に互いに離間して形成される２つのｎ型
拡散層４および６の一方のｎ型拡散層４上に、トンネル
注入領域８を厚いシリコン酸化Ｍ １８ ａが取囲み規
定する島状領域内に設けると共に、他方のｎ型拡散層６
上にも部分的に厚いシリコン酸化膜１８ｂを形成し、こ
れら２つの厚いシリコン酸化膜１８ａ。
示す記憶セルの要部平面図及びそのＡ−Ａ′断面図であ
る。本実施例によれば、本発明の浮遊ゲート型不揮発性
半導体記憶装置は、Ｐ型シリコン基板１と、このＰ型シ
リコン基板１上に互いに離間して形成される２つのｎ型
拡散層４および６の一方のｎ型拡散層４上に、トンネル
注入領域８を厚いシリコン酸化Ｍ １８ ａが取囲み規
定する島状領域内に設けると共に、他方のｎ型拡散層６
上にも部分的に厚いシリコン酸化膜１８ｂを形成し、こ
れら２つの厚いシリコン酸化膜１８ａ。
１８ｂと重ね合わすように浮遊ゲート電極９および制御
ゲート電極１０をトンネル注入領域８を含む２つのｎ型
拡散層４および６間に設けた記憶トランジスタ２と、一
方のｎ型拡散Ｒ４を共用して記憶トランジスタ２に隣接
して設けられる選択トランジスタ３とを含む。ここで、
５は記憶Ｉ・ランジスタ２およびｊハ択トランジスタ３
それぞれのゲート絶縁膜、７および１２はそれぞれ選択
トランジスタ３の他方のｎ型拡散層および選択ゲート電
極、１１は記憶トランジスタ２の浮遊ゲート電極つと制
御ゲート電極１０との間に介在される絶縁膜、１３およ
び１４は記憶トランジスタ２および選択トランジスタ３
それぞれのアルミ電極配線、１５および１６はそれぞれ
チャネル・ストッパーおよびフィールド絶縁膜、１７は
層間絶縁膜、また１９はｎ型拡散層４および６の端部と
重なるようにそれぞれ設けられたｎ型拡散層である。
ゲート電極１０をトンネル注入領域８を含む２つのｎ型
拡散層４および６間に設けた記憶トランジスタ２と、一
方のｎ型拡散Ｒ４を共用して記憶トランジスタ２に隣接
して設けられる選択トランジスタ３とを含む。ここで、
５は記憶Ｉ・ランジスタ２およびｊハ択トランジスタ３
それぞれのゲート絶縁膜、７および１２はそれぞれ選択
トランジスタ３の他方のｎ型拡散層および選択ゲート電
極、１１は記憶トランジスタ２の浮遊ゲート電極つと制
御ゲート電極１０との間に介在される絶縁膜、１３およ
び１４は記憶トランジスタ２および選択トランジスタ３
それぞれのアルミ電極配線、１５および１６はそれぞれ
チャネル・ストッパーおよびフィールド絶縁膜、１７は
層間絶縁膜、また１９はｎ型拡散層４および６の端部と
重なるようにそれぞれ設けられたｎ型拡散層である。
本実施例から明らかなように、本発明の浮遊ゲート型不
揮発性半導体記憶装置は、トンネル注入領域を厚いシリ
コン酸化膜で取囲まれた規定位置の島状領域内に形成し
、また、浮遊ゲート電極および制御ゲート電極を同じく
厚いシリコン酸化膜を介してｎ型拡散層上に設けた構造
の記憶トランジスタを有する。記憶トランジスタをかか
る構造に設定すると、トンネル注入領域を厚いシリコン
酸化膜の壁を利用して自己整合的に形成することができ
、下部の拡散層に位置合わせマージン分の余裕長を設定
する必要がなくなるので、浮遊ゲート電極と拡散層との
対向面積が小さくなり、同時に容量成分を減少せしめ得
るようになる。すなわち、浮遊ゲート電極・制御ゲート
間容量と浮遊ゲート・拡散層間容量との比率を大幅に高
めて記憶セルの動作速度を格段に向上せしめ得るように
なる。かかる構造上の利点は基本的には従来法との製法
上の違いから生じているので以下これを明らかにする。
揮発性半導体記憶装置は、トンネル注入領域を厚いシリ
コン酸化膜で取囲まれた規定位置の島状領域内に形成し
、また、浮遊ゲート電極および制御ゲート電極を同じく
厚いシリコン酸化膜を介してｎ型拡散層上に設けた構造
の記憶トランジスタを有する。記憶トランジスタをかか
る構造に設定すると、トンネル注入領域を厚いシリコン
酸化膜の壁を利用して自己整合的に形成することができ
、下部の拡散層に位置合わせマージン分の余裕長を設定
する必要がなくなるので、浮遊ゲート電極と拡散層との
対向面積が小さくなり、同時に容量成分を減少せしめ得
るようになる。すなわち、浮遊ゲート電極・制御ゲート
間容量と浮遊ゲート・拡散層間容量との比率を大幅に高
めて記憶セルの動作速度を格段に向上せしめ得るように
なる。かかる構造上の利点は基本的には従来法との製法
上の違いから生じているので以下これを明らかにする。
第２図（ａ）〜（ｆ＞は本発明の上記実施例の製造方法
の一つを示す工程順序図である。こ製造方法によれば、
−主面上にシリコン酸化膜２０を形成し、素子領域をチ
ャネル・ストッパー１５およびフィールド絶縁膜１６で
取囲んだＰ型シリコン基板１をまず準備し、ついでこの
基板１の全面にシリコン窒化膜２１を化学気相成長法（
ＣＶＤ法）等により厚さ５００〜５０００人程度被着さ
せ変成ォトレジスト２２をマスクとしてシリコン窒化膜
２１を選択的にプラズマ・エツチング法で除去する。こ
のエツチング工程は記憶トランジスタ２のｎ型拡ＭＩＪ
を形成するために行うものであって、トンネル注入領域
８を形成すべき領域上にシリコン窒化膜２１を残した状
態でｎ型不純物（例えば燐またはヒ素）がイオン注入さ
れる〔第２図（ａ）参照〕。つぎにフォトレジスト２２
を除去しシリコン窒化膜２１のパターンをマスクとする
熱酸化を行い、注入イオンを深く押込んでｎ型拡散層４
および６を形成すると共にこの拡散層上に厚さ１０００
〜８０００人の厚いシリコン酸化膜１８ａおよび１８ｂ
をそれぞれ形成する〔第２図（ｂ）参照〕。ここで、不
要となったシリコン窒化１１ｇ２１およびシリコン酸化
膜２０を順次除去し、再び熱酸化法を用いて厚さ２００
〜８００人のゲート絶縁膜５を形成した後、フォトレジ
スト２３をマスクに厚いシリコン酸化膜１８ａが収囲む
ｎ型拡散層４の島状領域上からゲート絶縁膜５を取除く
〔第２図（ｃ）参照〕。ついで、フォトレジスト２３を
除去し、熱酸化法を用いてこのｎ型拡散層４上の島状領
域内にトンネル注入領域８の薄いシリコン酸化膜８′を
自己整合的に形成し、更にこの薄いシリコン酸化膜８′
と厚いシリコン酸化膜１８ａ、１８ｂを共に覆うように
浮遊ゲート型８ｉ！９を多結晶シリコン層のパターニン
グによって形成する〔第２図（ｄ）参照〕。つぎに浮遊
ゲート電極９の全面を絶縁膜１１で被覆した後、制御ゲ
ート電極１０を選択トランジスタ３の選択ゲート電極１
２と共にそれぞれ多結晶シリコン材を用いて形成し〔第
２図（ｅ）参照〕、最後に選択ゲート電極１２、制御ゲ
ート電極１０およびフィールド絶縁膜１６をそれぞれマ
スクとしてｎ型不純物（例えば、燐またはヒ素）をイオ
ン注入しｎ型拡散層７及び１９をそれぞれ形成すれば〔
第２図（ｆ）参照〕、第１図（ａ）、（ｂ）と同じ構造
をもつ浮遊ゲート型不揮発性半導体記憶装置の記憶セル
を得る。
の一つを示す工程順序図である。こ製造方法によれば、
−主面上にシリコン酸化膜２０を形成し、素子領域をチ
ャネル・ストッパー１５およびフィールド絶縁膜１６で
取囲んだＰ型シリコン基板１をまず準備し、ついでこの
基板１の全面にシリコン窒化膜２１を化学気相成長法（
ＣＶＤ法）等により厚さ５００〜５０００人程度被着さ
せ変成ォトレジスト２２をマスクとしてシリコン窒化膜
２１を選択的にプラズマ・エツチング法で除去する。こ
のエツチング工程は記憶トランジスタ２のｎ型拡ＭＩＪ
を形成するために行うものであって、トンネル注入領域
８を形成すべき領域上にシリコン窒化膜２１を残した状
態でｎ型不純物（例えば燐またはヒ素）がイオン注入さ
れる〔第２図（ａ）参照〕。つぎにフォトレジスト２２
を除去しシリコン窒化膜２１のパターンをマスクとする
熱酸化を行い、注入イオンを深く押込んでｎ型拡散層４
および６を形成すると共にこの拡散層上に厚さ１０００
〜８０００人の厚いシリコン酸化膜１８ａおよび１８ｂ
をそれぞれ形成する〔第２図（ｂ）参照〕。ここで、不
要となったシリコン窒化１１ｇ２１およびシリコン酸化
膜２０を順次除去し、再び熱酸化法を用いて厚さ２００
〜８００人のゲート絶縁膜５を形成した後、フォトレジ
スト２３をマスクに厚いシリコン酸化膜１８ａが収囲む
ｎ型拡散層４の島状領域上からゲート絶縁膜５を取除く
〔第２図（ｃ）参照〕。ついで、フォトレジスト２３を
除去し、熱酸化法を用いてこのｎ型拡散層４上の島状領
域内にトンネル注入領域８の薄いシリコン酸化膜８′を
自己整合的に形成し、更にこの薄いシリコン酸化膜８′
と厚いシリコン酸化膜１８ａ、１８ｂを共に覆うように
浮遊ゲート型８ｉ！９を多結晶シリコン層のパターニン
グによって形成する〔第２図（ｄ）参照〕。つぎに浮遊
ゲート電極９の全面を絶縁膜１１で被覆した後、制御ゲ
ート電極１０を選択トランジスタ３の選択ゲート電極１
２と共にそれぞれ多結晶シリコン材を用いて形成し〔第
２図（ｅ）参照〕、最後に選択ゲート電極１２、制御ゲ
ート電極１０およびフィールド絶縁膜１６をそれぞれマ
スクとしてｎ型不純物（例えば、燐またはヒ素）をイオ
ン注入しｎ型拡散層７及び１９をそれぞれ形成すれば〔
第２図（ｆ）参照〕、第１図（ａ）、（ｂ）と同じ構造
をもつ浮遊ゲート型不揮発性半導体記憶装置の記憶セル
を得る。
以上詳細に説明したように、本発明によれば、記憶トラ
ンジスタのトンネル注入領域が拡散層に対して自己整合
的に形成出来る構造を備えるので、拡散層に位置合せ余
裕長を設ける必要がなく、従って、浮遊ゲート電極と拡
散層の対向面積を縮小して浮遊ゲート電極と拡散層間の
容量を格段に減らすことができる。また、トンネル注入
領域周辺の拡散層上には厚い絶縁膜が形成されている為
、従来より更に浮遊ゲート電極と拡散層間の容量が減少
する。従って、記憶トランジスタの構造が小さくなると
共に更にその記憶性能を改善することができる。すなわ
ち、本発明を実施すれば装置の小型化と性能向上を同時
に実現することが可能である。
ンジスタのトンネル注入領域が拡散層に対して自己整合
的に形成出来る構造を備えるので、拡散層に位置合せ余
裕長を設ける必要がなく、従って、浮遊ゲート電極と拡
散層の対向面積を縮小して浮遊ゲート電極と拡散層間の
容量を格段に減らすことができる。また、トンネル注入
領域周辺の拡散層上には厚い絶縁膜が形成されている為
、従来より更に浮遊ゲート電極と拡散層間の容量が減少
する。従って、記憶トランジスタの構造が小さくなると
共に更にその記憶性能を改善することができる。すなわ
ち、本発明を実施すれば装置の小型化と性能向上を同時
に実現することが可能である。
第１図（ａ）及び（ｂ）はそれぞれ本発明の一実施例を
示す記憶セルの要部平面図及びそのＡ−Ａ′断面図、第
２図（ａ）〜（ｆ）は本発明の上記実施例の製造方法の
一つを示す工程順序図、第３図（ａ）及び（ｂ）は従来
の浮遊ゲート型不揮発性半導体記憶装置の記憶セルの要
部を示す平面図およびそのＢ−Ｂ’断面図である。 １・・・Ｐ型シリコン基板、２・・・記憶トランジスタ
、３・・・選択トランジスタ、４，６，７．１９・・・
ｎ型拡散層、５・・・ゲート絶縁膜、８・・・トンネル
注入領域、８′・・・トンネル注入領域の薄いシリコン
酸化膜、９・・・浮遊ゲート電極、１０・・・制御ゲー
ト電極、１１・・・絶縁膜、１２・・・選択ゲート電極
、１３１４・・・アルミ電極配線、１５・・・チャネル
・スｌヘツパー、１６・・・フィールド絶縁膜、１７・
・・層間絶縁膜、１８ａ、１８ｂ・・・厚いシリコン酸
化膜、２０，２２．２３・・・フォトレジスト、２１・
・・シリコン窒化膜。 〜） わ
示す記憶セルの要部平面図及びそのＡ−Ａ′断面図、第
２図（ａ）〜（ｆ）は本発明の上記実施例の製造方法の
一つを示す工程順序図、第３図（ａ）及び（ｂ）は従来
の浮遊ゲート型不揮発性半導体記憶装置の記憶セルの要
部を示す平面図およびそのＢ−Ｂ’断面図である。 １・・・Ｐ型シリコン基板、２・・・記憶トランジスタ
、３・・・選択トランジスタ、４，６，７．１９・・・
ｎ型拡散層、５・・・ゲート絶縁膜、８・・・トンネル
注入領域、８′・・・トンネル注入領域の薄いシリコン
酸化膜、９・・・浮遊ゲート電極、１０・・・制御ゲー
ト電極、１１・・・絶縁膜、１２・・・選択ゲート電極
、１３１４・・・アルミ電極配線、１５・・・チャネル
・スｌヘツパー、１６・・・フィールド絶縁膜、１７・
・・層間絶縁膜、１８ａ、１８ｂ・・・厚いシリコン酸
化膜、２０，２２．２３・・・フォトレジスト、２１・
・・シリコン窒化膜。 〜） わ
Claims (1)
- 一導電型の半導体基板と、前記半導体基板上に一つの
逆導電型拡散層を共用し互いに隣接して形成されるトン
ネル注入機構をもつ浮遊ゲート型不揮発性記憶トランジ
スタとＭＩＳ型選択トランジスタとを含んで成り、前記
浮遊ゲート型不揮発性記憶トランジスタは浮遊ゲート電
極に対するトンネル注入領域を前記拡散層上の厚いシリ
コン酸化膜が取囲み規定する島状領域内に設け、且つ前
記浮遊ゲート電極および制御ゲート電極を前記厚いシリ
コン酸化膜と他方の拡散層上に形成される厚いシリコン
酸化膜上に前記島状領域をそれぞれ覆うように絶縁膜を
介し積層して形成することを特徴とする浮遊ゲート型不
揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170618A JP2701332B2 (ja) | 1988-07-08 | 1988-07-08 | 浮遊ゲート型不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170618A JP2701332B2 (ja) | 1988-07-08 | 1988-07-08 | 浮遊ゲート型不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0221664A true JPH0221664A (ja) | 1990-01-24 |
| JP2701332B2 JP2701332B2 (ja) | 1998-01-21 |
Family
ID=15908210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63170618A Expired - Lifetime JP2701332B2 (ja) | 1988-07-08 | 1988-07-08 | 浮遊ゲート型不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP2701332B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995004371A1 (en) | 1993-07-30 | 1995-02-09 | Atmel Corporation | METHOD FOR FORMING THIN TUNNELING WINDOWS IN EEPROMs |
| WO1998025309A1 (de) * | 1996-12-06 | 1998-06-11 | Siemens Aktiengesellschaft | Eeprom-speicherzelle |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130571A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体装置 |
| JPS61194877A (ja) * | 1985-02-25 | 1986-08-29 | Nec Corp | 絶縁ゲ−ト型不揮発性半導体メモリ |
-
1988
- 1988-07-08 JP JP63170618A patent/JP2701332B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130571A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体装置 |
| JPS61194877A (ja) * | 1985-02-25 | 1986-08-29 | Nec Corp | 絶縁ゲ−ト型不揮発性半導体メモリ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995004371A1 (en) | 1993-07-30 | 1995-02-09 | Atmel Corporation | METHOD FOR FORMING THIN TUNNELING WINDOWS IN EEPROMs |
| EP0664051A4 (en) * | 1993-07-30 | 1996-01-10 | Atmel Corp | METHOD FOR SHAPING THIN TUNNEL WINDOWS IN EEPROMs. |
| WO1998025309A1 (de) * | 1996-12-06 | 1998-06-11 | Siemens Aktiengesellschaft | Eeprom-speicherzelle |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2701332B2 (ja) | 1998-01-21 |
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