JPH02216865A - ゲートアレイ形マスタスライス集積回路 - Google Patents
ゲートアレイ形マスタスライス集積回路Info
- Publication number
- JPH02216865A JPH02216865A JP32178189A JP32178189A JPH02216865A JP H02216865 A JPH02216865 A JP H02216865A JP 32178189 A JP32178189 A JP 32178189A JP 32178189 A JP32178189 A JP 32178189A JP H02216865 A JPH02216865 A JP H02216865A
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- JP
- Japan
- Prior art keywords
- emitter
- circuit
- gate array
- array type
- integrated circuit
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はゲートアレイ形マスタスライス集積回路に係
り、特にその出力段のエミッタフォロワ回路に関するも
のである。
り、特にその出力段のエミッタフォロワ回路に関するも
のである。
第１図は基本ゲート回路の一例を示す回路図で、出力段
にエミッタフォロワ回路を有するＣＭＬ（Ｃｕｒｒｅｎ
ｔ Ｍｏｄｅ Ｌｏｇｉｃ）回路を示す９図において、
（Ｉａ）、（ｌｂ）および（ｌｃ）はこれを構成するト
ランジスタ、（２）は共通のエミッタ抵抗・、（３）は
トランジスタ（１ａ）および（１ｂ）の共通のコレクタ
抵抗、（４）はトランジスタ（ＩＣ）のコレクタ抵抗、
（５）はエミッタフォロワ用トランジスタ、（６）はそ
のエミッタ抵抗、（７ａ）および（７ｂ）はそれぞれト
ランジスタ（１ａ）および（ｌｂ）のベースに接続され
た論理入力端子、（８）はトランジスタ（ｌｃ）のベー
スに接続された基準電圧入力端子、（９）コレクタ電圧
ＶＣＣ供給端子、ＯＩはエミッタ抵抗Ｖ。供給端子、０
υはエミッタフォロワ出力端子であり、この回路の論理
動作は周知であるので説明を省略する。
にエミッタフォロワ回路を有するＣＭＬ（Ｃｕｒｒｅｎ
ｔ Ｍｏｄｅ Ｌｏｇｉｃ）回路を示す９図において、
（Ｉａ）、（ｌｂ）および（ｌｃ）はこれを構成するト
ランジスタ、（２）は共通のエミッタ抵抗・、（３）は
トランジスタ（１ａ）および（１ｂ）の共通のコレクタ
抵抗、（４）はトランジスタ（ＩＣ）のコレクタ抵抗、
（５）はエミッタフォロワ用トランジスタ、（６）はそ
のエミッタ抵抗、（７ａ）および（７ｂ）はそれぞれト
ランジスタ（１ａ）および（ｌｂ）のベースに接続され
た論理入力端子、（８）はトランジスタ（ｌｃ）のベー
スに接続された基準電圧入力端子、（９）コレクタ電圧
ＶＣＣ供給端子、ＯＩはエミッタ抵抗Ｖ。供給端子、０
υはエミッタフォロワ出力端子であり、この回路の論理
動作は周知であるので説明を省略する。
ところで、従来のゲートアレイ形集積回路ではエミッタ
フォロワ回路のエミッタ抵抗（６）の値が一定で電流駆
動能力が一定であるので、負荷回路の容量値によってこ
の論理回路の動作遅延時間に差異を生じ、論理設計に当
って支障があった。電流駆動能力の異ったエミッタフォ
ロワ回路を幾種類かを予め作り込んで適当に組合わせて
使用することも考えられるが、組み込んだ回路の如何に
よっては無駄を生じたり、能力不足になったりする欠点
があった。
フォロワ回路のエミッタ抵抗（６）の値が一定で電流駆
動能力が一定であるので、負荷回路の容量値によってこ
の論理回路の動作遅延時間に差異を生じ、論理設計に当
って支障があった。電流駆動能力の異ったエミッタフォ
ロワ回路を幾種類かを予め作り込んで適当に組合わせて
使用することも考えられるが、組み込んだ回路の如何に
よっては無駄を生じたり、能力不足になったりする欠点
があった。
この発明は以上のような点に鑑みてなされたもので、回
路に無駄を生じたり能力不足になることなく、動作遅延
時間のばらつきを小さ（することができるゲートアレイ
形集積回路を提供することを目的とする。
路に無駄を生じたり能力不足になることなく、動作遅延
時間のばらつきを小さ（することができるゲートアレイ
形集積回路を提供することを目的とする。
この発明はゲートアレイ形集積回路の出力段におけるエ
ミッタフォロワ回路部のエミッタ抵抗を並列接続された
複数個の部分抵抗で構成しその配線パターンを変更する
ようにしたものである。
ミッタフォロワ回路部のエミッタ抵抗を並列接続された
複数個の部分抵抗で構成しその配線パターンを変更する
ようにしたものである。
〔作用〕
負荷回路の容量値に応じてエミッタフォロワ回路の電流
値を変えられるようにすることによって、動作遅延時間
のばらつきを小さくする。
値を変えられるようにすることによって、動作遅延時間
のばらつきを小さくする。
第を図はこの発明の一実施例を示す回路図で、従来例と
同等部分は同一符号で示し、その説明を省略する。この
実施例ではエミッタフォロワ回路のエミッタ抵抗を（６
α）、（６β）および（６γ）の互いに独立した抵抗で
構成し、それぞれの下端から端子（１２α）＋ （１２
β）および（１２γ）を引出し、エミッタ電源端子α〔
につながった端子（至）との間の接続の如何によってど
の抵抗を選ぶか、更には並列接続の組合わせで、各種の
エミッタ抵抗値が得られる。
同等部分は同一符号で示し、その説明を省略する。この
実施例ではエミッタフォロワ回路のエミッタ抵抗を（６
α）、（６β）および（６γ）の互いに独立した抵抗で
構成し、それぞれの下端から端子（１２α）＋ （１２
β）および（１２γ）を引出し、エミッタ電源端子α〔
につながった端子（至）との間の接続の如何によってど
の抵抗を選ぶか、更には並列接続の組合わせで、各種の
エミッタ抵抗値が得られる。
従って、上記実施例は出力端子０υにつながる負荷回路
の容量値が大きいかまたは小さいかによって、それぞれ
エミッタ抵抗値を小さくまたは太き（設定すればよい。
の容量値が大きいかまたは小さいかによって、それぞれ
エミッタ抵抗値を小さくまたは太き（設定すればよい。
なお、上記説明では出力回路にエミッタフォロワ回路を
有するＣＭＬ回路について述べたが、ＣＭＬ回路に限定
される理由は全くなく、出力回路にエミッタフォロワ回
路を有する論理回路に広くこの発明は適用できる。更に
、エミッタ抵抗は３分割した例を示したが、この分割数
は３分割に限るものでないことは自明である。
有するＣＭＬ回路について述べたが、ＣＭＬ回路に限定
される理由は全くなく、出力回路にエミッタフォロワ回
路を有する論理回路に広くこの発明は適用できる。更に
、エミッタ抵抗は３分割した例を示したが、この分割数
は３分割に限るものでないことは自明である。
以上説明したように、この発明になるゲートアレイ形マ
スタスライス集積回路ではその出力段のエミッタフォロ
ワ回路のエミッタ抵抗を並列的に複数個に分割しておき
、配線の如何によってエミッタ抵抗値を負荷回路の容量
値に応じて設定できるようにしたので、回路の動作遅延
時間のばらつきを小さくすることができ、論理設計が容
易になる。
スタスライス集積回路ではその出力段のエミッタフォロ
ワ回路のエミッタ抵抗を並列的に複数個に分割しておき
、配線の如何によってエミッタ抵抗値を負荷回路の容量
値に応じて設定できるようにしたので、回路の動作遅延
時間のばらつきを小さくすることができ、論理設計が容
易になる。
第１図は従来の回路例を示す回路図、第２図はこの発明
の一実施例を示す回路図である。 図において、（５）はエミッタフォロワ用トランジスタ
、（６α）、（６β）、（６ｒ） はエミッタ抵抗を構
成する部分抵抗、（１２α）、 （１２β）、 （１２
γ）は端子、α湯はエミッタ電圧供給線端子である。 なお、図中同一符号は同一または相当部分を示す。 第２図
の一実施例を示す回路図である。 図において、（５）はエミッタフォロワ用トランジスタ
、（６α）、（６β）、（６ｒ） はエミッタ抵抗を構
成する部分抵抗、（１２α）、 （１２β）、 （１２
γ）は端子、α湯はエミッタ電圧供給線端子である。 なお、図中同一符号は同一または相当部分を示す。 第２図
Claims (1)
- 出力段にエミッタフォロワ部を有するゲートアレイ形マ
スタスライス集積回路において、上記エミッタフォロワ
部のエミッタ抵抗を並列接続された複数個の部分抵抗で
構成し、各部分抵抗に接続された端子と、エミッタ基準
電位を受ける端子との間の配線パターンを変えることに
より上記エミッタフォロワ部の電流を変え得るようにし
たことを特徴とするゲートアレイ形マスタスライス集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32178189A JPH02216865A (ja) | 1989-12-11 | 1989-12-11 | ゲートアレイ形マスタスライス集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32178189A JPH02216865A (ja) | 1989-12-11 | 1989-12-11 | ゲートアレイ形マスタスライス集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55131312A Division JPS5756945A (en) | 1980-09-19 | 1980-09-19 | Logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02216865A true JPH02216865A (ja) | 1990-08-29 |
| JPH0359583B2 JPH0359583B2 (ja) | 1991-09-11 |
Family
ID=18136354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32178189A Granted JPH02216865A (ja) | 1989-12-11 | 1989-12-11 | ゲートアレイ形マスタスライス集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02216865A (ja) |
-
1989
- 1989-12-11 JP JP32178189A patent/JPH02216865A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0359583B2 (ja) | 1991-09-11 |
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