JPH0221695B2 - - Google Patents
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- Publication number
- JPH0221695B2 JPH0221695B2 JP58059845A JP5984583A JPH0221695B2 JP H0221695 B2 JPH0221695 B2 JP H0221695B2 JP 58059845 A JP58059845 A JP 58059845A JP 5984583 A JP5984583 A JP 5984583A JP H0221695 B2 JPH0221695 B2 JP H0221695B2
- Authority
- JP
- Japan
- Prior art keywords
- time
- circuit
- output
- delay
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
本発明は直列のデイジタル情報を記憶する小容
量の記憶素子や時間調整の目的等に用いられる遅
延回路に関する。
量の記憶素子や時間調整の目的等に用いられる遅
延回路に関する。
従来の遅延回路は金属線の歪伝搬遅延特性を利
用したものであつた。そのため遅延時間を大きく
する場合は長い金属線が必要となり装置が大形化
するという欠点があつた。また、長さを自由に変
えることができないため任意の時間を設定するこ
とは困難であつた。
用したものであつた。そのため遅延時間を大きく
する場合は長い金属線が必要となり装置が大形化
するという欠点があつた。また、長さを自由に変
えることができないため任意の時間を設定するこ
とは困難であつた。
本発明の目的は遅延時間の長短に関係なく小形
にでき、かつ任意の遅延時間も設定できるデイジ
タル制御の遅延回路を提供することにある。
にでき、かつ任意の遅延時間も設定できるデイジ
タル制御の遅延回路を提供することにある。
前記目的を達成するために本発明によるデイジ
タル遅延回路は時刻を歩進する時計回路と、デー
タと前記データの所定単位毎に付加された時刻を
一時記憶する先入れ先出しメモリと、遅延時間を
設定するための遅延時間設定部と前記先入れ先出
しメモリより出力される時刻と前記遅延時間設定
部に設定された遅延時間を加算する加算回路と、
前記時計回路の歩進される時刻と前記加算回路出
力とを比較し、その比較値が一致したとき、対応
のデータを前記先入れ先出しメモリから読み出さ
せる比較回路とから構成してある。
タル遅延回路は時刻を歩進する時計回路と、デー
タと前記データの所定単位毎に付加された時刻を
一時記憶する先入れ先出しメモリと、遅延時間を
設定するための遅延時間設定部と前記先入れ先出
しメモリより出力される時刻と前記遅延時間設定
部に設定された遅延時間を加算する加算回路と、
前記時計回路の歩進される時刻と前記加算回路出
力とを比較し、その比較値が一致したとき、対応
のデータを前記先入れ先出しメモリから読み出さ
せる比較回路とから構成してある。
前記構成によれば本発明の目的は完全に達成さ
れる。
れる。
以下、図面を参照して本発明をさらに詳しく説
明する。第１図はは本発明によるデイジタル遅延
回路の一実施例を示す回路図である。
明する。第１図はは本発明によるデイジタル遅延
回路の一実施例を示す回路図である。
図において、１は入力データと時刻を一時蓄積
する先入れ先出し（FIFO）メモリ、２は時刻を
歩進させる時計回路、３は遅延時間設定のための
遅延時間設定部、４FIFOメモリ１より出力され
る時刻と遅延時間設定部の設定時間を加算する加
算回路、５は加算回路４の出力と時計回路２の出
力を比較する比較回路、６はバツフア回路、７は
出力データである。
する先入れ先出し（FIFO）メモリ、２は時刻を
歩進させる時計回路、３は遅延時間設定のための
遅延時間設定部、４FIFOメモリ１より出力され
る時刻と遅延時間設定部の設定時間を加算する加
算回路、５は加算回路４の出力と時計回路２の出
力を比較する比較回路、６はバツフア回路、７は
出力データである。
第２図は第１図の動作を説明するためのタイム
チヤートである。入力データは“Ａ”，“Ｂ”，
“Ｃ”単位毎に、時刻“１”，“２”，“３”……が
付加され、FIFOメモリ１に記憶されて行く。ま
ずデータ“Ａ”が時刻“１”と共に時計回路２の
信号“SI”によりFIFOメモリ１に書込まれる。
FIFOメモリ１は先入れ先出しメモリであるので
前記データは出力端子“OD”に出力されるとと
もにこのデータが有効であることを示す信号
“OR”が設定される。時計回路２はFIFOメモリ
への書込み指示をした後に時刻を“２”に更新す
る。
チヤートである。入力データは“Ａ”，“Ｂ”，
“Ｃ”単位毎に、時刻“１”，“２”，“３”……が
付加され、FIFOメモリ１に記憶されて行く。ま
ずデータ“Ａ”が時刻“１”と共に時計回路２の
信号“SI”によりFIFOメモリ１に書込まれる。
FIFOメモリ１は先入れ先出しメモリであるので
前記データは出力端子“OD”に出力されるとと
もにこのデータが有効であることを示す信号
“OR”が設定される。時計回路２はFIFOメモリ
への書込み指示をした後に時刻を“２”に更新す
る。
遅延時間設定部３には“14”が設定されている
とする。この遅延時間設定部３の出力が“14”時
刻が“１”であるので加算回路４の演算結果は
“15”となり、比較回路５に出力される。比較回
路５はFIFOメモリ１から“OR”信号が出力さ
れているのを確認し、時計回路２の出力“２”と
加算回路４の出力“15”とを比較する。比較の結
果、一致していないので待ち合せを行なう。
とする。この遅延時間設定部３の出力が“14”時
刻が“１”であるので加算回路４の演算結果は
“15”となり、比較回路５に出力される。比較回
路５はFIFOメモリ１から“OR”信号が出力さ
れているのを確認し、時計回路２の出力“２”と
加算回路４の出力“15”とを比較する。比較の結
果、一致していないので待ち合せを行なう。
一方、時計回路２は入力データＢと時刻“２”
以下の情報を次々とFIFOメモリ１に書込んでい
る。そして時計回路２が“15”に歩進したとき、
加算回路４の出力と時計回路２の出力が一致する
ので、比較回路５はバツフア６にFIFOメモリ１
の出力を保持するように指示し、FIFOメモリ１
に対し現在のデータ“Ａ”と時刻“１”を破棄さ
せ次のデータ“Ｂ”と時刻“２”を出力するよう
に指示する。この動作によりバツフア６の出力よ
り時刻が“14”遅れてデータ“Ａ”が出力され
る。
以下の情報を次々とFIFOメモリ１に書込んでい
る。そして時計回路２が“15”に歩進したとき、
加算回路４の出力と時計回路２の出力が一致する
ので、比較回路５はバツフア６にFIFOメモリ１
の出力を保持するように指示し、FIFOメモリ１
に対し現在のデータ“Ａ”と時刻“１”を破棄さ
せ次のデータ“Ｂ”と時刻“２”を出力するよう
に指示する。この動作によりバツフア６の出力よ
り時刻が“14”遅れてデータ“Ａ”が出力され
る。
次にFIFOメモリ１には時刻“２”が出力され
ているので加算回路４の出力は“16”となり、時
計回路２の次の歩進する時刻“16”と一致するた
め、比較回路５は次にはバツフア６に対し、デー
タ“Ｂ”を保持するよう指示し、FIFOメモリ１
に対し現在のデータ“Ｂ”と時刻“２”を破棄さ
せ次のデータ“Ｃ”と時刻３を出力するように指
示する。以下、同様な動作により時刻“14”だけ
遅れたデータ“Ａ”“Ｂ”“Ｃ”……が出力され
る。
ているので加算回路４の出力は“16”となり、時
計回路２の次の歩進する時刻“16”と一致するた
め、比較回路５は次にはバツフア６に対し、デー
タ“Ｂ”を保持するよう指示し、FIFOメモリ１
に対し現在のデータ“Ｂ”と時刻“２”を破棄さ
せ次のデータ“Ｃ”と時刻３を出力するように指
示する。以下、同様な動作により時刻“14”だけ
遅れたデータ“Ａ”“Ｂ”“Ｃ”……が出力され
る。
本発明における遅延回路の遅延時間設定部は、
その設定値を容易変えうるものである。
その設定値を容易変えうるものである。
以上、詳しく説明したように本発明によれば任
意の遅延時間を容易に設定でき、かつ、デイジタ
ル制御であるので遅延時間の長短には関係なく小
形にできる効果がある。
意の遅延時間を容易に設定でき、かつ、デイジタ
ル制御であるので遅延時間の長短には関係なく小
形にできる効果がある。
第１図は本発明によるデイジタル遅延回路の一
実施例を示すブロツク図、第２図は第１図の動作
を説明するためのタイムチヤートである。 １……FIFOメモリ、２……時計回路、３……
遅延時間設定部、４……加算回路、５……比較回
路、６……バツフア、１０……入力、１１……出
力。
実施例を示すブロツク図、第２図は第１図の動作
を説明するためのタイムチヤートである。 １……FIFOメモリ、２……時計回路、３……
遅延時間設定部、４……加算回路、５……比較回
路、６……バツフア、１０……入力、１１……出
力。
Claims (1)
- １ 時刻を歩進する時計回路と、データと前記デ
ータの所定単位毎に付加された時刻を一時記憶す
る先入れ先出しメモリと、遅延時間を設定するた
めの遅延時間設定部と前記先入れ先出しメモリよ
り出力される時刻と前記遅延時間設定部に設定さ
れた遅延時間を加算する加算回路と、前記時計回
路の歩進される時刻と前記加算回路出力とを比較
しその比較値が一致したとき、対応のデータを前
記先入れ先出しメモリから読み出させる比較回路
とから構成したデイジタル遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58059845A JPS59185425A (ja) | 1983-04-05 | 1983-04-05 | デイジタル遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58059845A JPS59185425A (ja) | 1983-04-05 | 1983-04-05 | デイジタル遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59185425A JPS59185425A (ja) | 1984-10-22 |
| JPH0221695B2 true JPH0221695B2 (ja) | 1990-05-15 |
Family
ID=13124948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58059845A Granted JPS59185425A (ja) | 1983-04-05 | 1983-04-05 | デイジタル遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59185425A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0742951U (ja) * | 1993-12-30 | 1995-08-11 | 梅子 加藤 | 弦楽器の自動調弦装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1326027B1 (en) | 1997-07-16 | 2006-02-01 | Nsk Ltd | Constant velocity joint for wheels |
| EP0950824A3 (en) | 1998-04-15 | 2000-02-02 | Nsk Ltd | Constant velocity joint and rolling bearing unit for wheel |
-
1983
- 1983-04-05 JP JP58059845A patent/JPS59185425A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0742951U (ja) * | 1993-12-30 | 1995-08-11 | 梅子 加藤 | 弦楽器の自動調弦装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59185425A (ja) | 1984-10-22 |
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