JPH02217826A - 液晶電気光学装置 - Google Patents

液晶電気光学装置

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JPH02217826A
JPH02217826A JP1326553A JP32655389A JPH02217826A JP H02217826 A JPH02217826 A JP H02217826A JP 1326553 A JP1326553 A JP 1326553A JP 32655389 A JP32655389 A JP 32655389A JP H02217826 A JPH02217826 A JP H02217826A
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JP
Japan
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electrode
liquid crystal
semiconductor
substrate
igf
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Pending
Application number
JP1326553A
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English (en)
Inventor
Shunpei Yamazaki
舜平 山崎
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Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は基板上にたてチャネル型の積層型の絶縁ゲイト
型半導体装置を設けた液晶電気光学装置に関する。
さらに本発明は基板上の積層型の絶縁ゲイト型電界効果
半導体装置のソースまたはドレインに連結してキャパシ
タを有せしめた複合半導体装置を設けた液晶電気光学装
置に関する。
本発明はかかる複合半導体装置をマトリックス構成に基
板上に設け、液晶表示型のデイスプレィ装置を設けるこ
とを特徴としている。
本発明は表面型の固体表示装置を設ける場合、平行なガ
ラス板内に電極を設けてこの電極間に液晶を注入した液
晶表示装置が知られている。しかしこの場合この表示部
の絵素数は20〜200までが限界であり、それ以上と
する場合はこの、R承部より外にとり出す端子が絵素の
数だけ必要となってしまうため全く実用に供することが
できなかった。
このためこの表示部を複数の絵素とし、それをマトリッ
クス構成させ、任意の絵素を制御してオンまたはオフ状
態にするにはその絵素に対応した電界効果半導体装置(
IGFという)を必要としていた。そしてこのICFに
制御信号を与えてそれに対応した絵素をオンまたはオフ
させたものである。
この液晶表示部はその等価回路としてキャパシタ(以下
Cという)にて示すことができる。このためICFとC
とを例えば2×2のマトリックス構成(40)せしめた
ものを第1図に示す。
第1図においてマトリックス(40)はひとつのIG 
F (10)とひとつのC(31)によりひとつの絵素
を構成させている。これを行に(51)、(51’)と
ビット線に連結し、他方ゲイトを連結して列(41) 
、 (41’ )を設けたものである。
すると、例えば(51) 、 (41)を11”とし、
(51”)、(41゛)を”θ″とすると(1,1)番
地のみを選択してオンとし、電気的にC(31)として
等価的に示される液晶表示を選択的にオン状態にするこ
とができる。
本発明は同一基板上にデコーダ、ドライバーを構成せし
めるため、他の絶縁ゲイト型半導体装置(50)および
他のインバータ(60)、抵抗(70)を同一基板上に
設けることを目的としている。
かくすることにより本発明をその設計仕様に基づいて組
合わせることによりブラウン管に代わる平面テレビ用の
固体表示装置を作ることができた。
さらにカリキュレーク用の表示装置は10”〜10】ケ
の絵素を累いればよく、TV用には104〜10S個例
えば25X10’個の絵素を同一基板に設け、かつその
周辺に必要なデコーダおよびドライバーを同時に形成さ
せたIGF、インバータ、抵抗を用いて作ればよいこと
がわかる。
本発明にかかるシステムを作るために必要な積層型のI
CFおよびそれに液晶表示部を連結させた絵素に関する
ものである。
第2図は本発明の積層型IGFのたての断面図およびそ
の製造工程を示したものである。
図面において絶縁基板例えばガラスまたはアルミナ基板
上にP+またはN゛型の導電型を有する第1の半導体(
2)(以下単に51という)トンネル電流を流しうる厚
さの絶縁または半絶縁膜(3)第2の真性またはNまた
はP型の半導体(4)(以下単にS2という)、第1の
半導体と同一導電型を有する第3の半導体(5)(以下
単にS3という)を積層して設けた。
この半導体は基板上にシランのグロー放電法を利用して
室温〜500℃の温度にて設けたもので、非晶質(アモ
ルファス)または半非晶質(セミアモルファス)構造の
珪素半導体を用いている。本発明においてはセミアモル
ファス半導体(以下SASという)を中心として示す。
このSASに関して本発明人の発明になる特許側例えば
特願昭55143885(55,10,15出願)(セ
ミアモルファス半導体)、特願昭55−122786(
55,9,4出願)(半導体装置)、特願昭55−02
6388 (55,3,3出願)(セミアモルファス半
導体)にその詳細な実施例が示されている。
さらに第2図においてフォトリソグラフィー技術により
S3を選択的に除去し、さらにこのS3をマスクとして
S2を除去した。このフォトエツチングの終点をみるた
め絶縁または半絶縁膜(以下単に絶縁膜という) (1
3)は窒化珪素をして設けた。
さらにその厚さは5〜30人のうすさであり、第1の半
導体をプラズマ照射にされたアンモニア雰囲気にさらす
ことにより成就した。次にこの絶縁膜(13)を化学的
に除去した後第2図(B)を得た。
このS3の上にこの後に形成された絶縁膜をさらに厚く
作るため、あらかじめLPCVD法(減圧気相法)によ
り0.3〜1μの厚さに酸化珪素膜を形成しておいても
よい。またこのS3上にMo、Wを0.2〜0.5,1
/さらにその上にSin、を0.3〜1μとさせてS3
の導電率を向上させることはマトリフクス化に有効であ
った。
また第2図(B)において側面は基板(1)表面上に垂
直に形成してもよいが、台形上にテーバエンチをしてさ
らに積層されるゲイト電極の段差部での段切を除去する
ことは効果的であった。
さらに第2図(C)に示される如く、フォトリソグラフ
ィー技術によりSlを任意の所定形状を形成した。図面
ではこのため(11)にて基板表面が露光させた。
さらにこの後この51,32、S3の表面全体に絶縁膜
(6)を形成した。この絶縁膜は13゜56MIIz〜
2.45GIIzの周波数の電磁エネルギにより活性化
して酸素または酸素と水素との混合気体雰囲気に100
〜700°Cに浸して酸化して形成した。
さらにLPCVD法により窒化珪素またはリンガラスを
形成させた多層構造としてもよい。
するとS 2 (14)の側周辺にはゲイト絶縁物(1
6)としてこの絶縁物(16)が形成され、Sl、S3
の表面はアイソレイション用被膜として形成させること
ができた。
さらに(D)に示される如く、第3のフォトリソグラフ
ィー技術によりS I (12>に対し電極穴(8)を
33 (15)に対し電極穴(力を形成しゲイト電極に
連結する金属または半導体層を再度積層した。
次に第4のフォトリソグラフィー技術によりこの膜を選
択的にエツチングして、ゲイト電極(17)をゲイト絶
縁物(16) 、 (16”)と2方向に設けて作り、
同時に31 (12)、S 3 (15)より電極穴を
介して他部のIGF、キャパシタ、抵抗へ基板表面また
は絶縁物(6)上に密接して配線させた。
第2図(D)のたて断面図のA−A″を横方向よりみる
と第2図(E)として示すことができる。番号はそれぞ
れ対応させている。
本発明の半導体は主としてSASを用い、その中の不対
結合手の中和用に水素を用いており、かつ基板と半導体
、電極リードが異種材料であり、それらの熱膨張による
ストレスを少なくするため、すべての処理を300〜6
00℃以下好ましくは300’C以下でするとよかった
またゲイト電極(17)を31、S3と同一導電型の半
導体およびそれにMO等の金属を二重構造とした多層配
線構造でもよい。
かくしてソースまたはドレインを31 (12)、チャ
ネル形成領域(9) 、 (9’)を有するS 2 (
14)、ドレインまたはソースを33 (15)により
形成せしめ、チャネル形成領域側面にはゲイト絶縁物(
16) 、 (16°)その外側面にゲイト電極(17
)を設けた積層型のICF皿を作ることができた。
この発明においてチャネル長S 2 (14)の厚さで
決められ、ここでは0.05〜0.5μとした。それば
SASの移動度が単結晶とは異なりその115〜1/1
00 Lかないため、チャネル長を短くしてICFとし
ての特性を助長させることにある。
SASは電子のバルク移動度が100〜500cm2V
/Sと1/3〜1/10であるのに対し、ホールのそれ
は5〜100cm”V/Sと115〜l/100である
。しかしそれにアモルファス珪素が電子0.1〜10c
m”V/S、 !−ルは0.01CO1”V/S以下に
比べて10〜103倍も長いことを考えると、本発明の
半導体装置にマイクロクリスタル構造を有するSASを
用いたことはきわめて重要なことである。
さらに本発明のICFにおいて、電子移動度がホールに
比べて単結晶の3倍よりも大きく5〜100倍もあるた
めNチャネル型とするのがきわめて好ましかった。
そのためS2には不純物を表面部に添加しない真性半導
体はN−型であるためこれをP型として用いた。
第3図は他の本発明のIGFのたて断面図およびその製
造工程を示したものである。
第3図(A)において基板(1)上にSASの珪素膜を
31 (2)として形成させた。さらにフォトリソグラ
フィー技術により選択エツチングを行ない、基板(1)
の一部(11)を露呈させた。
次にこのSASを結晶化するための光(レーザ)アニー
ル、熱アニールまたはこれらを併用してこのSASを単
結晶または多結晶構造に変成させた。加熱温度は基板材
料での熱ストレスを防ぐため、700“C以下にさせた
このS 1 (2)は基本的にはS2、S3とエンチン
グレートが変わればよい。このためSlはPまたはN型
の酸素または窒素が添加されて5in2−。
(0,5<x<2)、S 1zN4−(1<x<4)の
化学量論を有する真性または半絶縁性を有する半導体で
あってもよい。
第3図(8)に示す如く、この後この上面に32(4)
を真性、N−またはP型でさらにSlと同一の導電型に
33 (5)をPまたはN型に積層して同一反応炉によ
り形成せしめた。
さらに第3図(C)に示す如(、この52(4)、53
(5)を概略同一形状に選択的に他部を除去して形成し
、S 2 (14)、S 3 (15)をS l (1
2)上に設けた。
この後この5132、S3上表面を酸化して絶縁膜(6
)として設けた。この時S 2 (14)の側周辺はゲ
イト絶縁膜(16)として設けられ、他部はアイソレイ
ション膜として設けた。
次に第3のフォトリソグラフィー技術を用いて電極穴ま
たはコンタクト部(力、(8)を用いてその全上表面に
半導体または導体の膜を設けた。この膜を第4のフォト
リソグラフィー技術により選択的に除去してS 1 (
12)にはその他部への連続電極リード(22)を、S
 3 (15)にはコンタクト(7)を介して同様の電
極、リードを設け、またS 2 (14)の側周辺のチ
ャネル形成領域(9)、(9°)の側面のゲイト電極(
16) 、 (16’)上にばゲイト電極(17)を構
成した。
このようにしてソースまたはドレインを51(12)に
よりチャネル形成領域(9)、(9’)を32 (14
)により、ドレインまたはソースを33 (15)によ
り構成せしめた。ゲイトばゲイト絶縁物(16)、(1
6’)とゲイト電極(17)よりなっている。このよう
にしてゲイト電極を”l″、ソースまたはドレインを”
ビとすると、チャネル形成領域を電流が流れオン状態を
、またそれぞれが一方または双方が”O”ならばオフ状
態を作ることができた。
1”はNチャネル型IGFでは正の0.5.〜IOVの
電流を、′O″はOVまたはスレッシュホルド電圧以下
の電流を意味する。
Pチャネル型のIGFはその電極の極性を変えればよい
。これらの論理系は第1図、第2図においてもまた以下
の第3図または本発明の実施例においても同様である。
また第1図の抵抗(70)は第2図(D) 、 (E)
および第3図(D)においてゲイトに加える電圧に無関
係に32のバルク成分の抵抗率で決められる。すなわち
ゲイト電極を設けない状態で51、S2、S3を積層す
ればよい。またこの抵抗値はS2の抵抗率とその厚さ、
基板上にしめる面積で設計仕様に従って決めればよい。
第1図のインバータ(60)においてドライバー(61
)は第2図、第3図(D)とし、さらにそのロード(6
4)はS 3 (15)、S 1 (12)の一方とゲ
イト電極(17)との連結させるエンヘンスメント型ま
たはデイブレンジョン型のrGFとした。
さらにこのインバータ(60)の出力は(62)よりな
り、この基板上に離間して2つのICFを積層して複合
化すればよく、入力部はゲイト電極(17)に対応して
設ければよい。
第4図(A)は他の本発明のたて断面図を示したもので
ある。すなわち基板(1)にS l (12)、52(
14)、S 3 (15)およびゲイト部がゲイト絶縁
物(16)、ゲイト電極(17)によりなっているI 
CF (to)と、S 1 (12)でかつ電気系に連
結した他部はキャパシタの一方の電極(22)を有し、
かつこの他部は液晶表示の一方の電極(32)をも構成
させている。すなわちSlはふたつのキャパシタの一方
の電極となっている。そしてそのひとつのキャパシタは
蓄積容量を大きくとり液晶表示の表示時間を長くするた
めに用いられている。
すなわち第1図において特定のIGFがオン状態となる
時間が10〜100 n秒であっても、液晶パネルとキ
ャパシタが直列に接続されているため液晶表示はその表
示が1〜1000 m秒も有するいわゆる残光特性をも
たしめることができた。このため蓄積(ストーレイジ 
キャパシタ)が大きいと例えばTVのブラウン管に対応
する平面パネルでの表示があざやかになり、かつ絵素の
数が10’〜IOSケになり、それらをデジタル的にス
キャンしていても他の絵素に”0”、”1”を表示しつ
づけることが可能になる。この蓄積容量の有効性は絵素
の数が10ケ以上になった際見ている人に目のつかれを
覚えさせないために有効である。
またこの蓄積容量のキャパシタはディト絶縁物(16)
と同一材料としたことにより、同一バッジ弐に何らかの
新たな工程を必要とせず作ることができた。しかしこの
容量を小面積で増加するため、酸化珪素ではなく窒化珪
素、酸化タンタルその他強誘電体を用いてもよい。
本発明におけるS I (12)に電気的に接続されて
いる他の電極(32)は電極穴(25)を介して設けら
れている。これらIGF皿上にポリイミドまたはPIQ
等の眉間絶縁物を1〜3μの厚さに設け、それを選択的
にフォトリソグラフィー技術により設ければよい。この
電極(32)がひとつの絵素の大きさを決定する。カリ
キュリータ等においてはO11〜5■φまたはく形を有
している。しかし第1図の如き走査型の方式において、
1〜50μ口をマトリックス状として500 X 50
0とした。液晶表示部(31)はこの基板上に半導体装
置電極を設けた一方の極と他方をITO等の透明電極(
27)を有するガラス板(28)とを1〜20μmの間
げきを有せしめて対応させそこに例えばネマチンク型の
液晶(26)を注入して設けた。
またデイスプレーをカラー表示してもよい。さらに例え
ばこれらの絵素が三重に重ね合わされてもよい。そして
赤緑青の3つの要素を交互に配列せしめればよい。
第4図(A)が蓄積キャパシタと液晶キャパシタで等価
回路にて示される液晶とを並列に連結して設けたのに対
し、第4図([1)は直列に設けたものである。
すなわちS l (12)に電気的に連結した一方の電
極(22)上に誘電膜(23)、他方の電極(24)、
さらにこの電極(24)に連結した第2の液晶キャパシ
タ(31)の一方の電極(32)が開口(25)を介し
て連結しており、この電極(32)に対応して透明電極
による対抗電極(27)が液晶(26)の誘電体をはさ
んで設けられている。
第4図(A) (B)で明らかな如く、本発明は基板(
1)上に複数のIGFキャパシタ、抵抗または同時にサ
ンドウィッチ構造として液晶表示の平面パネルを設けた
ことを特徴としている。
さらに図面より明らかな如く、上方よりの光照射に対し
て、I CF (10)に光が照射して”0″状態の時
リークしてしまうことを防止するためこれを上方よりお
おい、絵素の一方の電極(32)を設けていることを他
の特徴、とじている。
加えて従来と異なり、絶縁基板上に完全に他の絵素とア
イソレイトしてICFを積層型に設けていることはきわ
めて大きな特徴であり、特にこの全行程を600°C以
下特に300°C以下の温度で作ることが可能であるこ
とは、このパネルが大面積としても熱歪の影響を受けに
くいという大きな特徴を有している。
加えて本発明に用いた半導体は非単結晶構造を中心とし
ており、特にSASというアモルファスと単結晶との中
間構造であって、かつ600 ’Cまでの熱エネルギに
対して安定なことは本発明の他の特徴である。
特にSASは10〜100人の大きなマイクロクリスタ
ル構造の格子歪を有する非単結晶半導体であり、その製
造には500Kllz〜3Gllzの誘導エネルギを使
っても温度が300℃までで充分であり、加えてその電
子・ホールの拡散長がアモルファス珪素の100〜10
’倍も大きいという物性的特性を有している。かかる非
単結晶半導体を基板上に積層する構造により、ICFを
設けたこと、加えてここを電流がたて方向に流れるため
チャネル長が0.1−1μのマイクロチャネル型IGF
を高精度のフォトリソグラフィー技術を用いずに作るこ
とができることがきわめて大きな特徴である。
さらに本発明においてIGFとしての特性はSASの特
性にかんがみ、そのスレッシュホールド電圧(vtn)
は例えばドープをイオン注入法で行なうのではなく、S
2に添加する不純物の添加量と加える高周波パワーによ
り制御する点も特徴である。
そのため耐圧20〜30■、V rs =−4〜4 V
を±0゜2■の範囲で制御できた。さらに周波数特性が
チャネル長が0.1−1μのマイクロチャネルのため、
これまでの単結晶型の絶縁ゲイト型半導体装置の115
〜1150を非単結晶半導体を用いたのにもかかわらず
得ることができた。
また逆方向リークではあるが、第1図に示ずようなSl
とS2との間に窒化珪素を10〜40人の厚さに挿入す
ることによりこのN”−P接合またはP’−N接合のリ
ークは逆方向にIOVを加えても10mA以下であった
。これは単結晶の逆方向リークに匹敵する好ましいもの
であった。
またSlに例えば酸素を10〜30モル%添加すると、
第3図に示した構造においては同様に逆方向にリークが
少なく、無添加の場合に比べて1/10〜1710倍も
リークが少なかった。このリークが少ないことが第1図
のマトリックス構造を実施する時きわめて有効であるこ
とは当然である。
さらにこの逆方向リークはこの積層型のSl、S2、S
3をともにアモルファス珪素の半導体のみで作った場合
、逆方向バイアスを10■加えると1mA以上あったが
、これをSASとすると5〜50nAにまで下がった。
それはSl、S3のPまたはN型の半導体におけるB、
Pの不純物が置換型に配位し、そのイオン化率が単結晶
と同じく4N以上となったことおよびその活性化エネル
ギもアモルファスの場合の0.2〜0,3eVより0.
005〜0.0O1eVと小さくなったことにある。
このため−度配位した不純物が積層中にアウトデイフュ
ージョンせず結果として接合がきれいにできたことによ
る。
すなわち本発明は積層型rGFであること、そこに非単
結晶半導体を用いたこと、特にSASを用いたこと、さ
らにSlと52の間の接合を明確にするためSlに酸化
窒素を同時に添加し主にエネルギバンド中として逆耐圧
を上げたこと、または絶縁または半絶縁膜を介在させた
SIS接合としたことを特徴としている。
さらにかかる積層型のIGFのため従来のように高精度
のフォトリソグラフィー技術を用いることなく、基板特
に絶縁基板上に複数個のTCF、抵抗、キャパシタを作
ることが可能になった。そして液晶表示デイスプレーに
まで発展させることが可能となった。
本発明における半導体は珪素、絶縁体は酸化珪素または
窒化珪素を用いた。しかし半導体としてゲルマニューム
、rnP、BP、GaAs等を用いてもよい。また非単
結晶半導体ではなく単結晶半導体を、またSASではな
くその結晶粒径の大きな多結晶半導体であってもよいこ
とはいうまでもない。
【図面の簡単な説明】
第1図は本発明による液晶電気光学装置に用いる絶縁ゲ
イト型半導体装置、インバータ抵抗、キャパシタまたは
絶縁ゲイト型半導体装置とキャパシタとを絵素としたマ
ドリンク入構造の等価回路を示す。 第2図、第3図は本発明による液晶電気光学装置に用い
る積層型絶縁ゲイト型半導体装置の工程を示すたて断面
図である。 第4図は本発明の積層型絶縁ゲイト型半導体装置とキャ
パシタまたは液晶とを一体化した平面デイスプレーを示
す複合半導体のたて断面図である。

Claims (1)

  1. 【特許請求の範囲】 1、絶縁ゲイト型電界効果半導体装置に液晶表示装置と
    電荷蓄積用キャパシタとが直列に接続された構造であっ
    て、前記絶縁ゲイト型電界効果半導体装置上に前記液晶
    表示装置の一方の電極が設けられた液晶電気光学装置。 2、特許請求の範囲第1項において、液晶表示装置の一
    方の電極は、絶縁ゲイト型電界効果半導体装置へ光が照
    射されないように設けられたことを特徴とする液晶電気
    光学装置。
JP1326553A 1989-12-15 1989-12-15 液晶電気光学装置 Pending JPH02217826A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7067844B2 (en) 1990-11-20 2006-06-27 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device
US7081938B1 (en) 1993-12-03 2006-07-25 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7098479B1 (en) 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7115902B1 (en) 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7576360B2 (en) 1990-12-25 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device which comprises thin film transistors and method for manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4979498A (ja) * 1972-11-03 1974-07-31
JPS561085A (en) * 1979-06-18 1981-01-08 Suwa Seikosha Kk Liquid crystal display device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4979498A (ja) * 1972-11-03 1974-07-31
JPS561085A (en) * 1979-06-18 1981-01-08 Suwa Seikosha Kk Liquid crystal display device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7067844B2 (en) 1990-11-20 2006-06-27 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device
US7115902B1 (en) 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7098479B1 (en) 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7576360B2 (en) 1990-12-25 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device which comprises thin film transistors and method for manufacturing the same
US7081938B1 (en) 1993-12-03 2006-07-25 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7564512B2 (en) 1993-12-03 2009-07-21 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same

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