JPH0221811Y2 - - Google Patents
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- Publication number
- JPH0221811Y2 JPH0221811Y2 JP17446082U JP17446082U JPH0221811Y2 JP H0221811 Y2 JPH0221811 Y2 JP H0221811Y2 JP 17446082 U JP17446082 U JP 17446082U JP 17446082 U JP17446082 U JP 17446082U JP H0221811 Y2 JPH0221811 Y2 JP H0221811Y2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- selection
- output
- clock pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000002131 composite material Substances 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000003786 synthesis reaction Methods 0.000 claims description 7
- 230000002194 synthesizing effect Effects 0.000 claims 2
- 230000004043 responsiveness Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
〔考案の技術分野〕
この考案は２つのデータの選択回路、いわゆる
マルチプレクサに関する。
マルチプレクサに関する。
２つのデータを所定の周期で択一的に選択する
データ選択回路、いわゆるマルチプレクサの従来
例を第１図に示す。図に於いて、端子１１，１２
にはそれぞれデータＡ，Ｂが入力される。このデ
ータＡ，Ｂは端子１３に印加されるクロツクパル
スP1を用いてそれぞれＤフリツプフロツプ回路
１４，１５にラツチされる。
データ選択回路、いわゆるマルチプレクサの従来
例を第１図に示す。図に於いて、端子１１，１２
にはそれぞれデータＡ，Ｂが入力される。このデ
ータＡ，Ｂは端子１３に印加されるクロツクパル
スP1を用いてそれぞれＤフリツプフロツプ回路
１４，１５にラツチされる。
１６はデータ選択回路で、Ｄフリツプフロツプ
回路１４，１５の出力データA′，B′を所定の周
期で択一的に選択する。すなわち、データA′，
B′はそれぞれアンド回路１６１，１６２の一方
の入力端に供給される。アンド回路１６１はクロ
ツクパルスP1をゲートパルスとし、アンド回路
１６２はクロツクパルスP1をインバータ回路１
６３で反転したパルスP2をゲートパルスとする。
したがつて、クロツクパルスP1が“１”のとき
はデータA′が選択され、“０”のときはデータ
B′が選択される。このようにして選択されたデ
ータA′，B′はオア回路１６４によつて合成され、
同一伝送ラインに乗せられる。
回路１４，１５の出力データA′，B′を所定の周
期で択一的に選択する。すなわち、データA′，
B′はそれぞれアンド回路１６１，１６２の一方
の入力端に供給される。アンド回路１６１はクロ
ツクパルスP1をゲートパルスとし、アンド回路
１６２はクロツクパルスP1をインバータ回路１
６３で反転したパルスP2をゲートパルスとする。
したがつて、クロツクパルスP1が“１”のとき
はデータA′が選択され、“０”のときはデータ
B′が選択される。このようにして選択されたデ
ータA′，B′はオア回路１６４によつて合成され、
同一伝送ラインに乗せられる。
第２図は第１図の動作を示すタイミングチヤー
トである。第２図ａ〜ｄはそれぞれパルスP1，
P2、データA′，B′を示し、taはＤフリツプフロ
ツプ回路１４，１５の応答性によるクロツクパル
スP1に対するデータA′，B′の遅れ時間である。
また、tbはインバータ回路１６３の応答性による
クロツクパルスP1に対するクロツクパルスP2の
遅れ時間である。第２図ｅはオア回路１６４に通
す前のアンド回路１６１，１６２の出力データの
合成データＣを示し、第２図ｆはオア回路１６４
の出力端に現れるアンド回路１６１，１６２の出
力データの合成データＤである。この場合、tcは
アンド回路１６１，１６２の応答性によるその入
力に対する出力の時間遅れであり、tdはオア回路
１６４の応答性によるその入力に対する出力の時
間遅れてある。また、データはクロツクパルス
P1中のパルスP11，P12によるものであり、データ
はクロツクパルスP2中のパルスP21，P22，P23
よるものである。
トである。第２図ａ〜ｄはそれぞれパルスP1，
P2、データA′，B′を示し、taはＤフリツプフロ
ツプ回路１４，１５の応答性によるクロツクパル
スP1に対するデータA′，B′の遅れ時間である。
また、tbはインバータ回路１６３の応答性による
クロツクパルスP1に対するクロツクパルスP2の
遅れ時間である。第２図ｅはオア回路１６４に通
す前のアンド回路１６１，１６２の出力データの
合成データＣを示し、第２図ｆはオア回路１６４
の出力端に現れるアンド回路１６１，１６２の出
力データの合成データＤである。この場合、tcは
アンド回路１６１，１６２の応答性によるその入
力に対する出力の時間遅れであり、tdはオア回路
１６４の応答性によるその入力に対する出力の時
間遅れてある。また、データはクロツクパルス
P1中のパルスP11，P12によるものであり、データ
はクロツクパルスP2中のパルスP21，P22，P23
よるものである。
ところで、クロツクパルスP2がクロツクパル
スP1に対して時間tb遅れることによつて次のよう
な不具合が生じる。すなわち、この時間遅れの為
に、クロツクパルスP1，P2がともに“０”にな
る期間が生じる。この期間にデータA′，B′がと
もに“１”であると、第２図ｅ，ｆに示すように
合成データＣ，Ｄが寸断されてしまう。つまり、
合成データC.D中に負極性の寸断パルスP3、いわ
ゆるひげが生じてしまう。このように、クロツク
パルスP1が立ち下がり、クロツクパルスP2が立
ち上がるとき、データA′，B′がともに“１”で
あれば、合成データＣ，Ｄとして連続したパルス
を出力する必要があるわけであるが、実際は上記
の如く、クロツクパルスP2がクロツクパルスP1
に対してtbの遅れ時間を有する為、寸断パルスP3
が生じてしまう。
スP1に対して時間tb遅れることによつて次のよう
な不具合が生じる。すなわち、この時間遅れの為
に、クロツクパルスP1，P2がともに“０”にな
る期間が生じる。この期間にデータA′，B′がと
もに“１”であると、第２図ｅ，ｆに示すように
合成データＣ，Ｄが寸断されてしまう。つまり、
合成データC.D中に負極性の寸断パルスP3、いわ
ゆるひげが生じてしまう。このように、クロツク
パルスP1が立ち下がり、クロツクパルスP2が立
ち上がるとき、データA′，B′がともに“１”で
あれば、合成データＣ，Ｄとして連続したパルス
を出力する必要があるわけであるが、実際は上記
の如く、クロツクパルスP2がクロツクパルスP1
に対してtbの遅れ時間を有する為、寸断パルスP3
が生じてしまう。
この寸断パルスP3を除去する為、従来は第１
図に示すように、オア回路１６４の後段にＤフリ
ツプフロツプ回路１６５を設け、クロツクパルス
P1の２倍の周波数を持つたクロツクパルスP4（第
２ｇ参照）によつて合成データＤをＤフリツプフ
ロツプ回路１６５にラツチするようにしていた。
このようにすれば、Ｄフリツプフロツプ回路１６
５の出力端には第２図ｈに示すように合成データ
Ｄより寸断パルスP3の除去された合成データＥ
が得られる。なお、１７はクロツクパルスP4の
入力端、１８は合成データＥの出力端である。
図に示すように、オア回路１６４の後段にＤフリ
ツプフロツプ回路１６５を設け、クロツクパルス
P1の２倍の周波数を持つたクロツクパルスP4（第
２ｇ参照）によつて合成データＤをＤフリツプフ
ロツプ回路１６５にラツチするようにしていた。
このようにすれば、Ｄフリツプフロツプ回路１６
５の出力端には第２図ｈに示すように合成データ
Ｄより寸断パルスP3の除去された合成データＥ
が得られる。なお、１７はクロツクパルスP4の
入力端、１８は合成データＥの出力端である。
しかしながら、上記構成の場合、寸断パルス
P3を除去する為に、Ｄフリツプフロツプ回路１
６５が必要であるばかりか、別途クロツクパルス
P4の供給源が必要である等の欠点があつた。
P3を除去する為に、Ｄフリツプフロツプ回路１
６５が必要であるばかりか、別途クロツクパルス
P4の供給源が必要である等の欠点があつた。
この考案は上記の事情に対処すべくなされたも
ので、構成簡易にして寸断パルスを除去し得るよ
うに成されたデータ選択回路を提供することを目
的とする。
ので、構成簡易にして寸断パルスを除去し得るよ
うに成されたデータ選択回路を提供することを目
的とする。
この考案２つのデータの論理積をとることによ
り、寸断パルスを除去するための補正データを生
成し、これを用いてデータ選択出力を補給するこ
とにより、寸断パルスを除去するようにしたもの
である。
り、寸断パルスを除去するための補正データを生
成し、これを用いてデータ選択出力を補給するこ
とにより、寸断パルスを除去するようにしたもの
である。
以下、第３図を参照してこの考案の一実施例を
詳細に説明する。なお、第３図に於いて、先の第
１図と同一部には同一符号を付す。第３図は先の
第１図に対して、アンド回路１６６を付加し、オ
ア回路１６４を３入力オア回路１６７に変換した
ものである。アンド回路１６６はデータA′，
B′を入力とし、オア回路１６７はアンド回路１
６１，１６２の出力の他にアンド回路１６６の出
力を入力とする。
詳細に説明する。なお、第３図に於いて、先の第
１図と同一部には同一符号を付す。第３図は先の
第１図に対して、アンド回路１６６を付加し、オ
ア回路１６４を３入力オア回路１６７に変換した
ものである。アンド回路１６６はデータA′，
B′を入力とし、オア回路１６７はアンド回路１
６１，１６２の出力の他にアンド回路１６６の出
力を入力とする。
上記構成に於いて、第４図を参照しなが動作を
説明する。第４図ａ〜ｄはそれぞれクロツクパル
スP1，P2、データA′，B′を示す。また、第４図
ｅはオア回路１６７に通さない状態のアンド回路
１６１，１６２の出力データの合成データＣを示
す。
説明する。第４図ａ〜ｄはそれぞれクロツクパル
スP1，P2、データA′，B′を示す。また、第４図
ｅはオア回路１６７に通さない状態のアンド回路
１６１，１６２の出力データの合成データＣを示
す。
アンド回路１６６はデータA′，B′がともに
“１”のとき出力が“１”となり第１図ｆに示す
ようなデータＦが得られる。但し、この場合も、
データＦの立ち上がり、立ち下がりはデータA′，
B′のそれに比べ、アンド回路１６６の応答性に
よりtcだけ遅れる。このデータＦは合成データＣ
より寸断パルスP3を除去したデータと同じであ
る。したがつて、アンド回路１６６の出力データ
Ｆをオア回路１６７に供給することにより、寸断
パルスP3の除去された合成データＤを得ること
ができる。
“１”のとき出力が“１”となり第１図ｆに示す
ようなデータＦが得られる。但し、この場合も、
データＦの立ち上がり、立ち下がりはデータA′，
B′のそれに比べ、アンド回路１６６の応答性に
よりtcだけ遅れる。このデータＦは合成データＣ
より寸断パルスP3を除去したデータと同じであ
る。したがつて、アンド回路１６６の出力データ
Ｆをオア回路１６７に供給することにより、寸断
パルスP3の除去された合成データＤを得ること
ができる。
ところで、先の第１図に於いて、アンド回路１
６１，１６２、オア回路１６４から成る回路は、
データA′，B′がともに“１”であるときは、そ
の論理積を取る回路に他ならない。しかしなが
ら、従来の回路では、インバータ回路１６３によ
るクロツクパルスP2の時間遅れの為に寸断パル
スP3が生じてしまい、理想的な論理積出力を得
ることができなかつたわけである。これに対し、
この実施例のように、データA′，B′を入力とす
るアンド回路１６６を設けたことにより、データ
A′，B′がともに“１”のときの両者の理想的な
論理積出力を得ることができるので、寸断パルス
P3の除去された合成データＤを得ることができ
る。つまり、データＦによつて寸断パルスP3を
マスクすることができる。なお、データA′，
B′がともに“１”になるとき以外の期間は、ア
ンド回路１６６の出力は“０”となるので、この
ような期間にアンド回路１６６を設けたことによ
つて合成データが乱されてしまうということはな
い。
６１，１６２、オア回路１６４から成る回路は、
データA′，B′がともに“１”であるときは、そ
の論理積を取る回路に他ならない。しかしなが
ら、従来の回路では、インバータ回路１６３によ
るクロツクパルスP2の時間遅れの為に寸断パル
スP3が生じてしまい、理想的な論理積出力を得
ることができなかつたわけである。これに対し、
この実施例のように、データA′，B′を入力とす
るアンド回路１６６を設けたことにより、データ
A′，B′がともに“１”のときの両者の理想的な
論理積出力を得ることができるので、寸断パルス
P3の除去された合成データＤを得ることができ
る。つまり、データＦによつて寸断パルスP3を
マスクすることができる。なお、データA′，
B′がともに“１”になるとき以外の期間は、ア
ンド回路１６６の出力は“０”となるので、この
ような期間にアンド回路１６６を設けたことによ
つて合成データが乱されてしまうということはな
い。
以上詳述したようにこの実施例によれば、合成
データＤをラツチするＤフリツプフロツプ回路１
６５やそのクロツクパルスP4を削除して単にア
ンド回路１６６を付加し、オア回路１６４を３入
力オア回路１６７に変換するだけの簡単な構成に
より寸断パルスP3を除去することができる。し
たがつて、回路を集積回路化する場合、Ｄフリツ
プフロツプ回路１６５やクロツクパルスP4の供
給源を作る必要がないので、集積密度の低密度化
あるいはチツプ数の削減を図ることができる。
データＤをラツチするＤフリツプフロツプ回路１
６５やそのクロツクパルスP4を削除して単にア
ンド回路１６６を付加し、オア回路１６４を３入
力オア回路１６７に変換するだけの簡単な構成に
より寸断パルスP3を除去することができる。し
たがつて、回路を集積回路化する場合、Ｄフリツ
プフロツプ回路１６５やクロツクパルスP4の供
給源を作る必要がないので、集積密度の低密度化
あるいはチツプ数の削減を図ることができる。
また、回路素子の応答性による時間差はあるに
しても、データA′，B′に対してほぼ実時間的に
差のない合成データを得ることができる。
しても、データA′，B′に対してほぼ実時間的に
差のない合成データを得ることができる。
なお、この実施例では、データA′，B′のゲー
ト出力の合成データに補正データＦを合成する構
成として、アンド回路１６１，１６２，１６３の
出力を１つのオア回路１６７で合成する場合を説
明したが、これに限らず。例えば、ゲート出力の
合成とこれに対する補正データＦの合成とを別々
のオア回路で行うようにしてもよい。
ト出力の合成データに補正データＦを合成する構
成として、アンド回路１６１，１６２，１６３の
出力を１つのオア回路１６７で合成する場合を説
明したが、これに限らず。例えば、ゲート出力の
合成とこれに対する補正データＦの合成とを別々
のオア回路で行うようにしてもよい。
このようにこの考案によれば、構成簡易にして
寸断パルスを除去するように成されたデータ選択
回路を提供することができる。
寸断パルスを除去するように成されたデータ選択
回路を提供することができる。
第１図は従来のデータ選択回路を示す回路図、
第２図は第１図の動作を説明する為のタイミング
チヤート、第３図はこの考案に係るデータ選択回
路の一実施例を示す回路図、第４図は第３図の動
作を説明する為のタイミングチヤートである。 １６……データ選択回路、１６１，１６２，１
６６……アンド回路、１６３……インバータ回
路、１６７……オア回路。
第２図は第１図の動作を説明する為のタイミング
チヤート、第３図はこの考案に係るデータ選択回
路の一実施例を示す回路図、第４図は第３図の動
作を説明する為のタイミングチヤートである。 １６……データ選択回路、１６１，１６２，１
６６……アンド回路、１６３……インバータ回
路、１６７……オア回路。
Claims (1)
- 【実用新案登録請求の範囲】 第１のデータと第１の選択信号との論理積をと
ることにより、上記第１のデータを選択する第１
の選択手段と、 上記第１の選択信号を反転することにより、第
２の選択信号を生成する反転手段と、 第２のデータと上記反転手段から出力される上
記第２の選択信号との論理積をとることにより、
上記第２のデータを選択する第２の選択手段と、 上記第１、第２の選択手段の選択出力の論理和
をとることにより、これら選択出力を合成する第
１の合成手段と、 上記第１、第２のデータの論理積をとることに
より、上記第１の選択信号に対する上記第２の選
択信号の時間遅れによつて上記第１の合成手段の
合成出力に生じる寸断パルスを除去するための補
正データを生成する補正データ生成手段と、 この補正データ生成手段から出力される上記補
正データと上記第１の合成手段の合成出力との論
理和をとることにより、上記第１の合成手段の合
成出力から上記寸断パルスを除去する第２の合成
手段と を具備したデータ選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17446082U JPS5978737U (ja) | 1982-11-18 | 1982-11-18 | デ−タ選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17446082U JPS5978737U (ja) | 1982-11-18 | 1982-11-18 | デ−タ選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5978737U JPS5978737U (ja) | 1984-05-28 |
| JPH0221811Y2 true JPH0221811Y2 (ja) | 1990-06-12 |
Family
ID=30379798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17446082U Granted JPS5978737U (ja) | 1982-11-18 | 1982-11-18 | デ−タ選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5978737U (ja) |
-
1982
- 1982-11-18 JP JP17446082U patent/JPS5978737U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5978737U (ja) | 1984-05-28 |
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