JPH02220163A - データ転送要求選択装置 - Google Patents
データ転送要求選択装置Info
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- JPH02220163A JPH02220163A JP4210789A JP4210789A JPH02220163A JP H02220163 A JPH02220163 A JP H02220163A JP 4210789 A JP4210789 A JP 4210789A JP 4210789 A JP4210789 A JP 4210789A JP H02220163 A JPH02220163 A JP H02220163A
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- Japan
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- 230000001934 delay Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、優先順位が予め決められている入出力装置か
らのデータ転送要求が競合した場合、優先順位の最も高
い入出力装置からのデータ転送要求を選択し、データ転
送要求の競合がない場合、該データ転送要求を選択する
データ転送要求選択装置に関する。
らのデータ転送要求が競合した場合、優先順位の最も高
い入出力装置からのデータ転送要求を選択し、データ転
送要求の競合がない場合、該データ転送要求を選択する
データ転送要求選択装置に関する。
第４図はこの種のデータ転送要求選択装置の従来例のブ
ロック図である。
ロック図である。
このデータ転送要求選択装置は、５台の入出力装置１１
ｏ、Ｉｌｌ、１１２，１１３．１１ａからのデータ転送
要求を選択してデータ転送処理回路１２に出力するもの
で、データ転送要求受信用ＦＦ１３ｏ〜１３４とゲート
回路１４０〜１４４とＦＦυＩｔ１１回路１５とで構成
されている。
ｏ、Ｉｌｌ、１１２，１１３．１１ａからのデータ転送
要求を選択してデータ転送処理回路１２に出力するもの
で、データ転送要求受信用ＦＦ１３ｏ〜１３４とゲート
回路１４０〜１４４とＦＦυＩｔ１１回路１５とで構成
されている。
入出力装置１１ｏ〜１１４のデータ転送要求の優先順位
は入出力装ｆｆ１１１ｏが最も低く、入出力Ｖ４置１１
１ １１２．１１３．Ｔ１４の順に高い。
は入出力装ｆｆ１１１ｏが最も低く、入出力Ｖ４置１１
１ １１２．１１３．Ｔ１４の順に高い。
データ転送要求受信用ＦＦ１３４はデータ転送要求ＷＡ
１６ａｈ’ら（７）入出力ＷＡｅ１１ａ ｆ）７’−９
転送要求をＦＦ制御回路１５からのセットクロック１８
により保持し、データ転送要求出力線２０４によりデー
タ転送処理回路１２に出力するとともに、データ転送要
求応益線１７４によりデータ転送要求応答信号を入出力
装置１１４に出力する。
１６ａｈ’ら（７）入出力ＷＡｅ１１ａ ｆ）７’−９
転送要求をＦＦ制御回路１５からのセットクロック１８
により保持し、データ転送要求出力線２０４によりデー
タ転送処理回路１２に出力するとともに、データ転送要
求応益線１７４によりデータ転送要求応答信号を入出力
装置１１４に出力する。
ゲート回路１４３はデータ転送要求出力線１６４に入出
力装置１１４のデータ転送要求が出力されていないとき
に、データ転送要求出力線１６３に出力された入出力装
置１１３のデータ転送要求を出力する。データ転送要求
受信用ＦＦ１３３は、ゲート回路１４３から出力された
入出力装置１１３のデータ転送要求をセットクロック１
８により保持し、データ転送要求出力線２０３によりデ
ータ転送処理回路１２に出力するとともに、データ転送
要求応答線１７３によりデータ転送要求応答信号を入出
力装置１１３に出力する。ゲート回路１４２は、データ
転送要求線１６ａ、１６３にそれぞれ入出力装置１１１
４．１１３のデータ転送要求が出力されていないときに
、データ転送要求出力線１６２に出力された入出力装置
１１２のデータ転送要求を出力する。データ転送要求受
信用ＦＦ１３２は、ゲート回路１４２から出力された入
出力装置１１２のデータ転送要求をセットクロック１８
により保持し、データ転送要求出力線２０２によりデー
タ転送処理回路１２に出力するとともに、データ転送要
求応答１ｉ１１７２によりデータ転送要求応答信号を入
出力装置１１２に出力する。ゲート回路１４１は、デー
タ転送要求線１６ａ 、１６３．１６２にそれぞれ入出
力装置１１４．１１３．１１２からのデータ転送要求が
ないとき、データ転送要求ね１６１に出力された入出力
装ｆｆ１１１．１のデータ転送要求を出力する。
力装置１１４のデータ転送要求が出力されていないとき
に、データ転送要求出力線１６３に出力された入出力装
置１１３のデータ転送要求を出力する。データ転送要求
受信用ＦＦ１３３は、ゲート回路１４３から出力された
入出力装置１１３のデータ転送要求をセットクロック１
８により保持し、データ転送要求出力線２０３によりデ
ータ転送処理回路１２に出力するとともに、データ転送
要求応答線１７３によりデータ転送要求応答信号を入出
力装置１１３に出力する。ゲート回路１４２は、データ
転送要求線１６ａ、１６３にそれぞれ入出力装置１１１
４．１１３のデータ転送要求が出力されていないときに
、データ転送要求出力線１６２に出力された入出力装置
１１２のデータ転送要求を出力する。データ転送要求受
信用ＦＦ１３２は、ゲート回路１４２から出力された入
出力装置１１２のデータ転送要求をセットクロック１８
により保持し、データ転送要求出力線２０２によりデー
タ転送処理回路１２に出力するとともに、データ転送要
求応答１ｉ１１７２によりデータ転送要求応答信号を入
出力装置１１２に出力する。ゲート回路１４１は、デー
タ転送要求線１６ａ 、１６３．１６２にそれぞれ入出
力装置１１４．１１３．１１２からのデータ転送要求が
ないとき、データ転送要求ね１６１に出力された入出力
装ｆｆ１１１．１のデータ転送要求を出力する。
データ転送要求受信用ＦＦ１３１は、ゲート回路１４１
から出力された入出力装置５ｆ１１ｔのデータ転送要求
をセットクロック１８により保持し、データ転送要求出
力１１２０１によりデータ転送要求処理回路１２ＩＣ出
力するとともに、データ転送要求応答線１７１によりデ
ータ転送要求応答信号を入出力装置１１１に出力する。
から出力された入出力装置５ｆ１１ｔのデータ転送要求
をセットクロック１８により保持し、データ転送要求出
力１１２０１によりデータ転送要求処理回路１２ＩＣ出
力するとともに、データ転送要求応答線１７１によりデ
ータ転送要求応答信号を入出力装置１１１に出力する。
ゲート回路１４゜はデータ転送要求線１６ａ 、 １６
３ 、１６２ 。
３ 、１６２ 。
１６１に入出力装置１ａ、１３．１２．１１からのデー
タ転送要求がないとき、データ転送要求線１６ｏ ＩＺ
比出力れた入出力装置ｌｌ １ｏのデータ転送要求を出
力する。データ転送要求受信用ＦＦ１３ｏは、ゲート回
路１４ｏから出力された入出力装ｆｆ １１ ｏのデー
タ転送要求をセットクロック１８により保持し、データ
転送要求出力ＩＱ ２０ 。
タ転送要求がないとき、データ転送要求線１６ｏ ＩＺ
比出力れた入出力装置ｌｌ １ｏのデータ転送要求を出
力する。データ転送要求受信用ＦＦ１３ｏは、ゲート回
路１４ｏから出力された入出力装ｆｆ １１ ｏのデー
タ転送要求をセットクロック１８により保持し、データ
転送要求出力ＩＱ ２０ 。
によりデータ転送要求処理回路１２に出力するとともに
、データ転送要求応答線１７ｏによりデータ転送要求応
答信号を入出力ＩＩａ１１ｏに出力する。
、データ転送要求応答線１７ｏによりデータ転送要求応
答信号を入出力ＩＩａ１１ｏに出力する。
なお、データ転送要求受信用ＦＦ１３ｏ〜１３４はＦ
Ｆ、 ｉｌｌ Ｉ１１回路１５からのリセット信号１９
によりリセットされる。
Ｆ、 ｉｌｌ Ｉ１１回路１５からのリセット信号１９
によりリセットされる。
上述した従来のデータ転送要求選択装置は、入出力装置
対応にゲート回路とフリップフロップが必要であり、入
出力＠置に対応でるゲート回路は入出力装置の数が多い
と優先順位が低下する程ハードウェアが増加し、それに
伴なって素子遅延による競合障害が発生し、その対策用
の回路が必要となり、そのため、さらにハードウェアが
増加して、回路構成が複雑化するという欠点がある。
対応にゲート回路とフリップフロップが必要であり、入
出力＠置に対応でるゲート回路は入出力装置の数が多い
と優先順位が低下する程ハードウェアが増加し、それに
伴なって素子遅延による競合障害が発生し、その対策用
の回路が必要となり、そのため、さらにハードウェアが
増加して、回路構成が複雑化するという欠点がある。
（課題を解決するための手段）
本発明のデータ転送要求選択装置は、
下位ビットから上位ビットへ順次優先順位が高くなるよ
うに、各ビットに１つの優先順位が対応して当該優先順
位の入出力装置からのデータ転送要求線が接続されてお
り、セットクロックによりデータ転送要求を記憶し、リ
セット信号によってクリアされるアドレスレジスタと、 前記セットクロックおよびリセット信号を出力する回路
と、 前記アドレスレジスタの出力をアドレスとし、データ出
力の各ビットが下位ビットから上位ビットへ順次優先順
位が高くなるように各入出力装置のデータ転送要求出力
線と接続されており、アドレスレジスタのデータ転送要
求を記憶しているビットのうちの最上位のビットに対応
するデータ転送要求出力線のみが有効になるようにデー
タが記憶されているＲＯＭとを有している。
うに、各ビットに１つの優先順位が対応して当該優先順
位の入出力装置からのデータ転送要求線が接続されてお
り、セットクロックによりデータ転送要求を記憶し、リ
セット信号によってクリアされるアドレスレジスタと、 前記セットクロックおよびリセット信号を出力する回路
と、 前記アドレスレジスタの出力をアドレスとし、データ出
力の各ビットが下位ビットから上位ビットへ順次優先順
位が高くなるように各入出力装置のデータ転送要求出力
線と接続されており、アドレスレジスタのデータ転送要
求を記憶しているビットのうちの最上位のビットに対応
するデータ転送要求出力線のみが有効になるようにデー
タが記憶されているＲＯＭとを有している。
ゲート回路とＦＦの代りにＲＯＭとアドレスレジスタを
用いることにより、回路構成が簡略化され、入出力装置
の数が増えてもビット数の増加だけで対処でき、従来の
ような素子遅延による競合障害の発生もない。
用いることにより、回路構成が簡略化され、入出力装置
の数が増えてもビット数の増加だけで対処でき、従来の
ような素子遅延による競合障害の発生もない。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のデータ転送要求選択装置の一実施例の
ブロック図、第２図はＲＯＭ ａ内のデータを示す図、
第３図は本実施例の動作を示すタイムチャートである。
ブロック図、第２図はＲＯＭ ａ内のデータを示す図、
第３図は本実施例の動作を示すタイムチャートである。
本実施例は入出力装置１ｏ 、１１．１２ 、・・・１
ｎからのデータ転送要求を選択してデータ転送処理回路
２に出力するもので、ＲＯＭ３とアドレスレジスタ４と
レジスタ制御回路５とからなっている。
ｎからのデータ転送要求を選択してデータ転送処理回路
２に出力するもので、ＲＯＭ３とアドレスレジスタ４と
レジスタ制御回路５とからなっている。
入出力装′ｒ１１ ｏ〜１ｎのデータ転送要求の優先順
位は入出り装！１１ｏが最も低く、入出ｈｖｔＮ１１＊
１２ ＊・・・の順に高く、入出力装［１ｎが最も高
い。アドレスレジスタ４は（ｎ＋１ ）ビットで構成さ
れ、０ビツト、１ピツト、２ビツト、・・・ｎビットに
はそれぞれデータ入出力装置ａ １ ｏ 。
位は入出り装！１１ｏが最も低く、入出ｈｖｔＮ１１＊
１２ ＊・・・の順に高く、入出力装［１ｎが最も高
い。アドレスレジスタ４は（ｎ＋１ ）ビットで構成さ
れ、０ビツト、１ピツト、２ビツト、・・・ｎビットに
はそれぞれデータ入出力装置ａ １ ｏ 。
１１ １２、・・・ １ｎからのデータ転送要求線６０
．６１ ６２．・・・、６ｎが接続され、レジスタ制御
回路５からのセットクロック８によりデータ転送要求を
記憶しくセットされ）、リセット信号９によりクリヤ（
リセット）される。ＲＯＭ３はアドレスレジスタ４の出
力をアドレスとし、データ出力は（ｎ＋ｉ ）ビットか
らなり、０ビツト、１ビツト、２ビツト、３ビツト、・
・・、ｎビットはそれぞれデータ転送要求出力線１０ｏ
。
．６１ ６２．・・・、６ｎが接続され、レジスタ制御
回路５からのセットクロック８によりデータ転送要求を
記憶しくセットされ）、リセット信号９によりクリヤ（
リセット）される。ＲＯＭ３はアドレスレジスタ４の出
力をアドレスとし、データ出力は（ｎ＋ｉ ）ビットか
らなり、０ビツト、１ビツト、２ビツト、３ビツト、・
・・、ｎビットはそれぞれデータ転送要求出力線１０ｏ
。
１０１．１０２．１０３ 、・・・、１０ｎを介してデ
ータ転送要求処理回路２に接続されるとともに、転送要
求応答線７ｏ、７１．７２．７ｓ、・・・７ｎを介して
入出力装置１ｏ、１１．１２．１ａ＊・・・、Ｉｎに接
続されている。そして、このＲＯＭ３には、第２図に示
すように、アドレスＯ〜１には２°ビツト、アドレス２
〜３には２１ビツト、アドレス４〜７には２２ビツト・
・・にのみ“１″が町込まれている。づなわら、アドレ
スレジスタ４に“１”が記憶されているビットのうち最
上位ビットに対応するデータ出力ビットにのみ“１″が
記憶されている。
ータ転送要求処理回路２に接続されるとともに、転送要
求応答線７ｏ、７１．７２．７ｓ、・・・７ｎを介して
入出力装置１ｏ、１１．１２．１ａ＊・・・、Ｉｎに接
続されている。そして、このＲＯＭ３には、第２図に示
すように、アドレスＯ〜１には２°ビツト、アドレス２
〜３には２１ビツト、アドレス４〜７には２２ビツト・
・・にのみ“１″が町込まれている。づなわら、アドレ
スレジスタ４に“１”が記憶されているビットのうち最
上位ビットに対応するデータ出力ビットにのみ“１″が
記憶されている。
次に、本実施例の動作を第３図を参照して説明する。
時刻ｔｏにリセット信号９が出力されてアドレスレジス
タ４がリセットされた後、入出力装置１２．１０からそ
れぞれ時刻ｔ、、ｔ２にデータ転送要求が出力されたも
のとする。時刻ｔ３にセットクロック８が出力されると
、アドレスレジスタ４の２ビツトおよび０ビツトにデー
タ転送要求が記憶される。この記憶によるアドレスレジ
スタ４のアドレスはｒｌｏｌＪ、すなわち十進値で「５
Ｊのため、ＲＯＭ３７）”３はｒｌ ００Ｊ がＨ出さ
れデータ転送要求出力線１０２によりデータ転送要求処
理回路２ヘデータ転送要求が出力されるとともに、デー
タ転送要求応答線７２により転送要求応答信号が入出力
装置１２へ返信される。これにより、入出力装置１２は
データ転送要求信号をオフし、データ転送を開始する。
タ４がリセットされた後、入出力装置１２．１０からそ
れぞれ時刻ｔ、、ｔ２にデータ転送要求が出力されたも
のとする。時刻ｔ３にセットクロック８が出力されると
、アドレスレジスタ４の２ビツトおよび０ビツトにデー
タ転送要求が記憶される。この記憶によるアドレスレジ
スタ４のアドレスはｒｌｏｌＪ、すなわち十進値で「５
Ｊのため、ＲＯＭ３７）”３はｒｌ ００Ｊ がＨ出さ
れデータ転送要求出力線１０２によりデータ転送要求処
理回路２ヘデータ転送要求が出力されるとともに、デー
タ転送要求応答線７２により転送要求応答信号が入出力
装置１２へ返信される。これにより、入出力装置１２は
データ転送要求信号をオフし、データ転送を開始する。
一方、データ転送要求処理回路２は、入出力装置１２の
データ転送処理が時刻ｔ４に終ると、時刻ｔ５にリセッ
ト信号９を出力してアドレスレジスタ４をリセットする
。時刻ｔｏに次のセットクロック８が出力されると、入
出力装置１ｏからはデータ転送要求線６ｏにデータ転送
要求が出力されているのでアドレスレジスタ４のビット
Ｏにデータ転送要求が記憶され、このとぎ他にデータ転
送要求が無いのでアドレスレジスタ４のアドレスは「・
・・００１」となり、Ｒ，０Ｍ３からはアドレス「１」
のデータが読出され、データ転送要求出力ＩＩ １０
ｏによりデータ転送処理回路２ヘデータ転送要求が出力
されるとともに、データ転送要求応答［１７ｏによりデ
ータ転送要求応答信号が入出力装置ｔ！１１ｏへ返信さ
れ、以後、上述した入出力装置１２の場合と同様の処理
が行なわれる。
データ転送処理が時刻ｔ４に終ると、時刻ｔ５にリセッ
ト信号９を出力してアドレスレジスタ４をリセットする
。時刻ｔｏに次のセットクロック８が出力されると、入
出力装置１ｏからはデータ転送要求線６ｏにデータ転送
要求が出力されているのでアドレスレジスタ４のビット
Ｏにデータ転送要求が記憶され、このとぎ他にデータ転
送要求が無いのでアドレスレジスタ４のアドレスは「・
・・００１」となり、Ｒ，０Ｍ３からはアドレス「１」
のデータが読出され、データ転送要求出力ＩＩ １０
ｏによりデータ転送処理回路２ヘデータ転送要求が出力
されるとともに、データ転送要求応答［１７ｏによりデ
ータ転送要求応答信号が入出力装置ｔ！１１ｏへ返信さ
れ、以後、上述した入出力装置１２の場合と同様の処理
が行なわれる。
以上説明したように本発明は、ゲート回路とＦＦの代り
にＲＯＭとアドレスレジスタを用いることにより、回路
構成が簡略化され、入出力ｖｔ置の数が増えてもビット
数の増加だけで対処でき、素子遅延による競合障害の発
生も防止される効果がある。
にＲＯＭとアドレスレジスタを用いることにより、回路
構成が簡略化され、入出力ｖｔ置の数が増えてもビット
数の増加だけで対処でき、素子遅延による競合障害の発
生も防止される効果がある。
第１図は本発明のデータ転送要求選択装置の一実施例の
ブロック図、第２図は第１図のＲＯＭａ内のデータを示
す図、第３図は本実施例の動作を示すタイムチャート、
第４図は従来のデータ転送要求選択装置のブロック図で
ある。 １０〜１ｎ・・・入出力装置、 ２・・・データ転送要求処理回路、 ３・・・ＲＯＭ、４・・・アドレスレジスタ、５・・・
レジスタ制御回路、 ６０〜６ｎ・・・データ転送要求線、 ７０〜７ｎ・・・データ転送要求応答線、８・・・セッ
トクロック、 ９・・・リセット信号、 １０ｏ〜１０ｎ・・・データ転送要求出力線。 特許出願人 ［１本電気株式会社 代 理 人 弁理士 内厚 昔
ブロック図、第２図は第１図のＲＯＭａ内のデータを示
す図、第３図は本実施例の動作を示すタイムチャート、
第４図は従来のデータ転送要求選択装置のブロック図で
ある。 １０〜１ｎ・・・入出力装置、 ２・・・データ転送要求処理回路、 ３・・・ＲＯＭ、４・・・アドレスレジスタ、５・・・
レジスタ制御回路、 ６０〜６ｎ・・・データ転送要求線、 ７０〜７ｎ・・・データ転送要求応答線、８・・・セッ
トクロック、 ９・・・リセット信号、 １０ｏ〜１０ｎ・・・データ転送要求出力線。 特許出願人 ［１本電気株式会社 代 理 人 弁理士 内厚 昔
Claims (1)
- 【特許請求の範囲】 １、優先順位が予め決められている入出力装置からのデ
ータ転送要求が競合した場合、優先順位の最も高い入出
力装置からのデータ転送要求を選択し、データ転送要求
の競合がない場合、該データ転送要求を選択するデータ
転送要求選択装置であって、 下位ビットから上位ビットへ順次優先順位が高くなるよ
うに、各ビットに１つの優先順位が対応して当該優先順
位の入出力装置からのデータ転送要求線が接続されてお
り、セットクロックによりデータ転送要求を記憶し、リ
セット信号によってクリアされるアドレスレジスタと、 前記セットクロックおよびリセット信号を出力する回路
と、 前記アドレスレジスタの出力をアドレスとし、データ出
力の各ビットが下位ビットから上位ビットへ順次優先順
位が高くなるように各入出力装置のデータ転送要求出力
線と接続されており、アドレスレジスタのデータ転送要
求を記憶しているビットのうちの最上位のビットに対応
するデータ転送要求出力線のみが有効になるようにデー
タが記憶されているＲＯＭとを有するデータ転送要求選
択装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4210789A JPH02220163A (ja) | 1989-02-21 | 1989-02-21 | データ転送要求選択装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4210789A JPH02220163A (ja) | 1989-02-21 | 1989-02-21 | データ転送要求選択装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02220163A true JPH02220163A (ja) | 1990-09-03 |
Family
ID=12626741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4210789A Pending JPH02220163A (ja) | 1989-02-21 | 1989-02-21 | データ転送要求選択装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02220163A (ja) |
-
1989
- 1989-02-21 JP JP4210789A patent/JPH02220163A/ja active Pending
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