JPH02220471A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、絶縁股上の半導体層に素子が形成される半
導体装置の製造方法に関する。

（従来の技術） 近年、半導体技術の飛躍的な発展にともなって、半導体
装ｄにおける高集積化、高性能化が進められている。こ
のような傾向にあって、高性能化を図る目的で、素子の
誘電体分離技術が開発されつつある。この誘電体分離技
術は、接合’ｆｌｆｆｉ、配線容最を最小にして高速化
を図るとともに、バルクＣＭＯ８のラッチアップ現象を
解消することが可能であり、ＳＯ８（Ｓｉｌｉｃｏｎ　
　０ｎ３ａｐｐｈｉｒｅ　）技術やＳｏｌ　（Ｓｉｌｉ
ｃｏｎ　　Ｏｎｌ　ｎ　５ｒｌａｔｏｒ　）技術等があ
る。

Ｓｏｌ技術は、絶縁膜上に形成された半導体膜例えばシ
リコン膜に素子を形成するものであり、ＳＯ８技術に比
べて安価で製造工程が簡単である。

このＳｏｌ技術によって形成されたトランジスタ（以下
「ＳＯ■トランジスタ」と呼ぶ）は、寄生容最が極めて
小さく、ソフトエラー耐性が高いことが知られている。

また、絶縁膜上に形成されたシリコン族（以下ｒｓｏ　
ＩＩＪと呼ぶ）をＭ膜化することにより、トランジスタ
における移動度の増加やスイッチング特性が良好になる
ことが報告されている。

このようなＳｏｌ技術における８０１層の製造方法とし
ては、例えばＳ　Ｉ　Ｍ　ＯＸ　（Ｓ　ｅｐａｒａｔｉ
ｏｎｂｙ　　Ｉ　ｎｐｌａｔｏｄ　　Ｑｘｙｇｅｎ　）
法がある。この８１Ｍ０Ｘ法は、シリコン基板に高エネ
ルギーで酸素イオンを注入し、注入後アニールにより埋
込み酸化膜を形成する方法である。この技術は、イオン
注入を用いているため制御性と再現性に優れている。

しかしながら、酸素イオン注入後のアニールによって埋
込み酸化膜を形成する際に、シリコンが熱処理されて酸
化されるため、シリコンが体積膨脹する。これにより、
ウェハーに上下左右方向の応力が発生してそりが生じて
いた。さらに、ウェハーにそりが生ずることによって、
埋込み酸化膜上の８０１層には大きな応力がかがってい
た。

（発明が解決しようとする課題） 上記したように、酸素イオン注入により８０１層を形成
する従来の方法にあっては、シリコンウェハにそりが生
じることになる。このため、８０１層を形成した後の素
子を形成りる工程に４３いて、十分な精度でマスク合せ
を行うことが困難になる。したがって、信頼性の低下や
歩留りの悪化を招くことになる。さらに、マスク合せを
高精度に行えない場合には、微細加工が困難となり、高
密度化のｇｌｉ害となっていた。

また、ウェハーに生じるそりにより大きなストレスが５
ｏｒｒにかかるため、５ｏｉ８の特性に影響を与えるこ
とになる。このため、８０１層に形成される素子の特性
が悪化するといった不具合も生じることになる。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、熱処理時に半導体基板に生
じるウェハーのそりを緩和して、信頼性及び歩留りの向
上を図り、高密度集積化を可能とする半導体装置の製造
方法を提供することにある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、絶縁膜上に半導体層が設け
られた基板に素子を形成する半導体装置の製造方法にお
いて、前記基板の半導体層に高濃度のｗＩ素イオンを注
入して前記半導体層内に高濃度酸素層を形成する工程と
、前記高濃度酸素層の表面より深い溝を前記基板に形成
する工程と、次いで熱処理を行い前記高濃度酸素層を前
記基板に埋込まれた酸化埋込層とする工程とを備えたこ
とを要旨とする。

（作用） この発明は、半導体基板内に形成された高濃度酸素層を
熱処理する前に、高濃度酸素層の表面より深い溝を形成
して、この溝により熱処理時の基板に生じる応力を緩和
するようにしている。

（実施例） 以下、図面を用いてこの発明の一実施例を説明する。

第１図＜ａ　＞乃至同図（ｄ）はこの発明の一実施例に
係る半導体装置の製造方法における製造工程を示ｖｌ’
ｉＦｉ面図である。同図に示す製造方法は、８０１１に
素子を形成する工程において、酸素子オン注入後の熱処
理によるアニール工程を行う面に、チップのダイシング
ラインに沿って溝を形成し、この溝によりウェハーに生
じる応力を緩和させるようにしている。

まず、例えばＰ型のシリコン基板１１に対して、酸素イ
オンを加速エネルギー１２０Ｋｅ　Ｖの比較的高エネル
ギーで濃度１０ｃｒ３程度注入する。これによりシリコ
ン基板１１中の所定の深さに高濃度酸素！！１２を形成
する。（第１図（ａ））。

次に、基板１１の表面全体にフォトレジスト材１３を塗
布した後、このフォトレジスト材１３を適当なマスクを
用いてバターニングする。その後、バターニングされた
フォトレジスト材１３をマスクとしてエツチング処理を
行い、基板１１のダイシングライン上にこのダイシング
ラインに沿った溝１４を、その深さを高濃度酸素層１２
の底部に達する程度に形成する。この時に、上記した加
速電圧でシリコン基板１１中に注入された酸素イオンの
飛程は０．３μ劇程度、拡がり幅０．０８μ−程度とな
るので、溝１４の深ざが＾淵度酸素屈１２の底部に達づ
るためには、基板１１を０．４μｌ程度の深さまでエツ
チングすれば十分である。

なＪ３、マスクの開口部の幅を例えば１μｌとすると、
溝のアスペクト比は０．４となり、この後の工程に影響
を与えることはない（第２図（ｂ））。

次に、フォトレジスト材１３を除去した後、１１００℃
程１文の温度の窒素雰囲気中でアニール処理を行い、高
′ａ度１％！２素層１２をシリコン酸化膜化する。これ
により、シリコン基板１１中にシリコン酸化膜埋込層１
５を形成し、この埋込Ｗｊ１５の上部に単結晶シリコン
のｓｏ　ｒｓｉ　６が形成される（第１図（Ｃ））。

次に、−射的に用いられでいる素子分離技術例えばロコ
ス法により素子分離用酸化膜１７を形成づる。その後、
Ｓｏ　ｌ１ｉｌ　６を酸化して例えば２Ｑ　ｒｖＦ１度
の厚さのゲート酸化膜１８を形成し、このゲート酸化膜
１８上に多結晶シリコンを堆積して、厚さ０．３μ−程
度の多結晶シリコン模を形成する。続いて、この多結晶
シリコン膜及びゲート酸化膜１８をバターニングして、
ＳＯＴトランジスタのポリシリコンゲート電極１９を素
子形成領域の８０１層１６上に形成する。ひき続いて、
例えばイオン注入技術により、ＳＯ■トランジスタのソ
ース領域及びドレイン領域２０を形成し、この後配線を
形成してＳＯＩトランジスタを形成する（第１図（ｄ）
）。

このような製造工程にあっては、高１１１１ａ１％！素
層をシリコン酸化膜化するためのアニール時に、高濃度
酸素層の体積膨張によってウェハーの面方向に生じる応
力が、各チップのｎｆａｒＩＩＭＭＢを分離する溝１４
により吸収される。これにより、ウェハーのそり及び５
ＯＩＩＩ！！１６に生じる大きなストレスを緩和するこ
とができる。したがって、マスク合せを十分な精度で行
うことができるようになるとともに、素子特性の悪化も
防止することができる。この結果、微細加工が可能にな
るとともに信頼性が向上され、歩留り良＜ＳＯを半導体
装置を製造することが可能となる。

また、溝１４をウェハーのダイシングライン上に形成す
るため、各チップ内に溝１４を形成するための面積は不
要となる。このため、？Ｗ１４を形成することで、チッ
プ面積が増大するということはない。

第２図（ａ　）乃至同図（ｄ　）はこの発明の他の実施
例を示す製造工程高面である。この実施例の特徴とづる
ところは、前述した実施例と同様の澗１４を素子分離領
域となる領域内に形成し、溝１４が応力の低減と素子分
離を兼ね備えたことにある。

すなわち、前述した実施例と異なることは、第２図（ｂ
）に示ずように、素子分離領域となる領域上をエツチン
グ処理することによって、素子分離領域となる領域に満
１４を形成し、第２図（ｄ　）に示ずように、溝１４に
より島状に周囲と分離されたｓｏｘｍ１６にＳＯＩトラ
ンジスタを形成したことである。他は前述した実施例と
同様であり、第２図において、第１図と同一のものは同
一の符号を付して示した。

このような実施例にあっては、前述した実施例と同様の
効果を得ることができることに加えて、７１１１４によ
り素子分離を行うようにしているので、素子間の相互作
用を極めて少なくすることができるようになる。

なお、この発明は、上記実施例に限定されることはなく
、例えば溝は熱処理時にウェハーにかかる応力を緩和す
るものであれば、その形成領域及び深さ等の構造に限定
が与えられるものではない。

［発明の効果］ 以上説明したように、この発明によれば、半導体基板内
に形成され高濃度酸素層を熱処理する前に、高濃度酸素
層の表面より深い溝を形成して、この溝により熱処理時
の基板に生じる応力を緩和するようにしたので、熱処理
後のウェハーのそりを緩和することが可能となる。これ
により、信頼性及び歩留りの向上を図り、高密度集積化
を可能とする半導体装置の製造方法を提供することがで
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る半導体装置の製造方
法における工程を示？ｉ断面図、第２図はこの発明の他
の実施例に係る半導体装置の製造方法における工程を示
す断面図である。 １１・・・半導体基板。 １２・・・高濃度酸素層。 １３・・・フォトレジスト材。 １４・・・溝。 １５・・・シリコン酸化膜埋込層。 １６・・・５ＯＩＩＰＩ。 １７・・・素子分離用酸化膜。 １８・・・ゲート酸化膜。 １９・・・ゲート電極。 ２０・・・ソース及びドレイン領域。

Claims (1)

1. 【特許請求の範囲】 絶縁膜上に半導体層が設けられた基板に素子を形成する
   半導体装置の製造方法において、前記基板の半導体層に
   高濃度の酸素イオンを注入して前記半導体層内に高濃度
   酸素層を形成する工程と、 前記高濃度酸素層の表面より深い溝を前記基板に形成す
   る工程と、 次いで熱処理を行い前記高濃度酸素層を前記基板に埋込
   まれた酸化埋込層とする工程と を備えたことを特徴とする半導体装置の製造方法