JPH025480A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH025480A JPH025480A JP15612988A JP15612988A JPH025480A JP H025480 A JPH025480 A JP H025480A JP 15612988 A JP15612988 A JP 15612988A JP 15612988 A JP15612988 A JP 15612988A JP H025480 A JPH025480 A JP H025480A
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000013078 crystal Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 9
- 150000002500 ions Chemical class 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
- 229920005591 polysilicon Polymers 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 229910052796 boron Inorganic materials 0.000 abstract description 3
- -1 boron ions Chemical class 0.000 abstract description 3
- 238000001312 dry etching Methods 0.000 abstract description 2
- 229910052734 helium Inorganic materials 0.000 abstract description 2
- 239000001307 helium Substances 0.000 abstract description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 abstract description 2
- 239000007788 liquid Substances 0.000 abstract description 2
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 238000002513 implantation Methods 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000005094 computer simulation Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置とその製造方法に関するものである
。
。
（従来の技術）
大規模集積回路に使用する半導体装置はできるだけ微細
であることが望ましい。従来ＭＩＳ構造トランジスタに
おいては、ソース及びドレインをゲート電極をマスクと
した自己整合イオン注入で形成する。しかし注入深さと
横方向の広がりは同程度であるためソース及びドレイン
端がゲーＦ ／Ｔ％極下極下り込み、ゲートとソース・
ドレインの重なっている部分に寄生のオーバーラツプ容
量ができる。
であることが望ましい。従来ＭＩＳ構造トランジスタに
おいては、ソース及びドレインをゲート電極をマスクと
した自己整合イオン注入で形成する。しかし注入深さと
横方向の広がりは同程度であるためソース及びドレイン
端がゲーＦ ／Ｔ％極下極下り込み、ゲートとソース・
ドレインの重なっている部分に寄生のオーバーラツプ容
量ができる。
素子の微細化に伴いこのオーバーランプ容量を同時にス
ケールダウンしなければ素子の動的特性は劣化する。こ
れに対し従来はソースおよびドレインを不純物を浅く注
入して相対的に横方向の広がりを小さくする技術、ゲー
ト電極側壁にスペーサーを設は回り込みを抑制する技術
などがある。
ケールダウンしなければ素子の動的特性は劣化する。こ
れに対し従来はソースおよびドレインを不純物を浅く注
入して相対的に横方向の広がりを小さくする技術、ゲー
ト電極側壁にスペーサーを設は回り込みを抑制する技術
などがある。
（発明が解決しようとする課題）
しかし横方向回り込みを抑えるために浅く注入した場合
はソース及びドレイン層の抵抗が大きくなってしまう。
はソース及びドレイン層の抵抗が大きくなってしまう。
またゲート電極側壁にスペーサを設は実効的なマスク長
を大きくする場合には製造プロセスが複雑になり歩留ま
りに悪影響を及ぼし、また製造時のばらつきによりゲー
ト端からソース端及びドレイン端が離れてしまうことも
ありこのオフセットの部分で抵抗が大きくなってしまう
という問題がある そこで本発明の目的はオーバーラツプ容量を抑制でき、
かつソース及びドレイン層の抵抗の増加をも防ぐことの
できるＭＩＳ ）ランジスタ、及びこの構造をセルファ
ラインで容易に製造する方法を提供することである。
を大きくする場合には製造プロセスが複雑になり歩留ま
りに悪影響を及ぼし、また製造時のばらつきによりゲー
ト端からソース端及びドレイン端が離れてしまうことも
ありこのオフセットの部分で抵抗が大きくなってしまう
という問題がある そこで本発明の目的はオーバーラツプ容量を抑制でき、
かつソース及びドレイン層の抵抗の増加をも防ぐことの
できるＭＩＳ ）ランジスタ、及びこの構造をセルファ
ラインで容易に製造する方法を提供することである。
（課題を解決するための手段）
本発明のＭＩＳ構造半導体素子はソースおよびドレイン
領域の形状が、ゲート端位置における深さ方向寸法に比
較して、ゲート端からゲート下への横方向寸法が非常に
小さいことを特徴とする構造を有する。
領域の形状が、ゲート端位置における深さ方向寸法に比
較して、ゲート端からゲート下への横方向寸法が非常に
小さいことを特徴とする構造を有する。
また本発明のＭＩＳ構造半導体装置の製造方法は、低指
数表面を有する半導体単結晶基板上に、ゲート電極とな
る部分をマスクとしてソースおよびドレインを極低温状
態でほとんどのイオンがチャネリングするようにイオン
注入することによリセルファラインで形成することを特
徴とする製造方法である。
数表面を有する半導体単結晶基板上に、ゲート電極とな
る部分をマスクとしてソースおよびドレインを極低温状
態でほとんどのイオンがチャネリングするようにイオン
注入することによリセルファラインで形成することを特
徴とする製造方法である。
（作用）
次に本発明の詳細な説明する。第１図は本発明のＭＩＳ
）ランジスタの構造の概略を示した図である。
）ランジスタの構造の概略を示した図である。
図において１はゲート電極、２はゲート絶縁膜、３はソ
ース、ドレイン領域、４は半導体基板を示している。こ
の構造においてゲート電極１の端とソース・ドレイン３
の端の位置はほぼ一致し重なりが非常に小さいためオー
バーラツプ容量および、抵抗の増加が防げ高速動作が期
待できる。
ース、ドレイン領域、４は半導体基板を示している。こ
の構造においてゲート電極１の端とソース・ドレイン３
の端の位置はほぼ一致し重なりが非常に小さいためオー
バーラツプ容量および、抵抗の増加が防げ高速動作が期
待できる。
また本発明の製造方法においてはイオン注入を低指数表
面結晶基板に垂直に極低温状態で行う。
面結晶基板に垂直に極低温状態で行う。
すなわち極低温にすることにより結晶格子振動が無くな
り、注入したほとんどのイオンは結晶の低指数軸方向ヘ
チャネリングする。このことにより深さ方向には充分な
注入ができるが横方向の広がりは抑制でき本発明の構造
を容易に実現することができる。第２図（ａ）−（ｂ）
に結晶格子振動が無い場合にシリコン結晶にボロンをイ
オン注入したときのプロファイルのコンピューターシミ
ュレーションの結晶を示す。結晶面は（ｉｏｏ）で注入
エネルギーは５ｋｅｖ、ドーズ量はＩ Ｘ １１０１５
ａ’の場合を示した。第２図（ａ）は深さ方向−次元プ
ロファイル、第２図（ｂ）はマスク下の断面２次元等濃
度線表示である。注入層の形状は、マスク端下部におい
て深いが横方向の広がりは極めて少ないことがこれによ
り証明される。
り、注入したほとんどのイオンは結晶の低指数軸方向ヘ
チャネリングする。このことにより深さ方向には充分な
注入ができるが横方向の広がりは抑制でき本発明の構造
を容易に実現することができる。第２図（ａ）−（ｂ）
に結晶格子振動が無い場合にシリコン結晶にボロンをイ
オン注入したときのプロファイルのコンピューターシミ
ュレーションの結晶を示す。結晶面は（ｉｏｏ）で注入
エネルギーは５ｋｅｖ、ドーズ量はＩ Ｘ １１０１５
ａ’の場合を示した。第２図（ａ）は深さ方向−次元プ
ロファイル、第２図（ｂ）はマスク下の断面２次元等濃
度線表示である。注入層の形状は、マスク端下部におい
て深いが横方向の広がりは極めて少ないことがこれによ
り証明される。
（実施例）
次に本発明のＭＩＳ ｌ−ランジスタの典型的な一実施
例を第３図の（ａ）−（ｄ）の一連の工程図を用いて述
べる。
例を第３図の（ａ）−（ｄ）の一連の工程図を用いて述
べる。
第３図（ａ）において低面指数表面、ここでは（１００
）面を有するシリコン単結晶基板１４の表面にゲート酸
化膜１２を成長させその上にゲート電極となるポリシリ
コン膜１３を０．５ｐｍの厚さに成長させた。次に第３
図（ｂ）に示すようにポリシリコン膜１３とゲート酸化
膜１２をドライエツチングによりパターニングした。こ
こで単結晶基板１４の表面は露出させている。次にこれ
を液体ヘリウム温度にまで冷却し、同時にゲート電極１
３をマスクとしボロンイオン（１１１３＋）を基板（１
００）表面に垂直に、ドーズ量Ｉ Ｘ １１０１５ａ’
、加速エネルギー５ｋｅｖで注入しソース・ドレイン領
域１１を形成した。ここまでを第３図（ｃ）に示す。次
にこれに層間絶縁膜１５を成長させたあとりフローとソ
ース・ドレインの不純物の活性化を兼ねて１０００°Ｃ
で１０秒間ランプアニールを行い、コンタクトホールを
開けて配線１６を施した。これを第３図（ｄ）に示す。
）面を有するシリコン単結晶基板１４の表面にゲート酸
化膜１２を成長させその上にゲート電極となるポリシリ
コン膜１３を０．５ｐｍの厚さに成長させた。次に第３
図（ｂ）に示すようにポリシリコン膜１３とゲート酸化
膜１２をドライエツチングによりパターニングした。こ
こで単結晶基板１４の表面は露出させている。次にこれ
を液体ヘリウム温度にまで冷却し、同時にゲート電極１
３をマスクとしボロンイオン（１１１３＋）を基板（１
００）表面に垂直に、ドーズ量Ｉ Ｘ １１０１５ａ’
、加速エネルギー５ｋｅｖで注入しソース・ドレイン領
域１１を形成した。ここまでを第３図（ｃ）に示す。次
にこれに層間絶縁膜１５を成長させたあとりフローとソ
ース・ドレインの不純物の活性化を兼ねて１０００°Ｃ
で１０秒間ランプアニールを行い、コンタクトホールを
開けて配線１６を施した。これを第３図（ｄ）に示す。
以上の工程でソース・ドレイン拡散層１１の深さは０．
３ｐｍ、ゲート端からゲート下への横方向の広がりは０
．０５ｐｍが得られ、深さに比べて充分小さい。この第
３図（ｄ）が本発明の構造を有する典型的なＭ工Ｓトラ
ンジスタである。
３ｐｍ、ゲート端からゲート下への横方向の広がりは０
．０５ｐｍが得られ、深さに比べて充分小さい。この第
３図（ｄ）が本発明の構造を有する典型的なＭ工Ｓトラ
ンジスタである。
（発明の効果）
本発明のＭＩＳ ）ランジスタの構造によれば、ゲート
とシース・ドレイン間オーバーラツプ容量が従来と比較
してほとんど無いにもかかわらず深さは実施例では０．
３ｐｍと深い。したがって従来の横方向の広がりを極力
抑えた浅接合ソース・ドレインに比較してソーんドレイ
ンの抵抗が小さく動作速度の劣化が防げる。
とシース・ドレイン間オーバーラツプ容量が従来と比較
してほとんど無いにもかかわらず深さは実施例では０．
３ｐｍと深い。したがって従来の横方向の広がりを極力
抑えた浅接合ソース・ドレインに比較してソーんドレイ
ンの抵抗が小さく動作速度の劣化が防げる。
本発明の製造方法によれば本発明の構造上の特徴である
ソースおよびドレイン領域の形状、すなわちゲート端位
置における深さ方向寸法に比較して、ゲート端からゲー
ト下への横方向寸法が非常に小さくゲート端オーバーラ
ンプの無いソース件レインをゲート電極とセルファライ
ンで容易に作ることができる。すなわち従来の、歩留ま
りに影響する程製造プロセスが複雑化する工程すなわち
マスクとなるゲート電極にスペーサーを設けるような技
術を必要としない二とに本発明の効果が現れている。
ソースおよびドレイン領域の形状、すなわちゲート端位
置における深さ方向寸法に比較して、ゲート端からゲー
ト下への横方向寸法が非常に小さくゲート端オーバーラ
ンプの無いソース件レインをゲート電極とセルファライ
ンで容易に作ることができる。すなわち従来の、歩留ま
りに影響する程製造プロセスが複雑化する工程すなわち
マスクとなるゲート電極にスペーサーを設けるような技
術を必要としない二とに本発明の効果が現れている。
第１図は本発明のＭ工Ｓトランジスタの概略断面図、第
２図（ａ）−（ｂ）は本発明製造方法の効果を立証する
ためのコンピューターシミュレーションの結果を示す図
、第３図（ａ）−（ｄ）は本発明の典型的な実施例を工
程順に示す断面図、である。 １．１１・・・ソース・ドレイン拡散層、２，１２・・
・ゲート絶縁膜、３．１３’・・・ゲート電極、１３・
・・ポリシリコン膜、４・・・半導体基板、１４・・・
シリコン単結晶基板、１５・・・層間絶縁膜、１６・、
・配線。
２図（ａ）−（ｂ）は本発明製造方法の効果を立証する
ためのコンピューターシミュレーションの結果を示す図
、第３図（ａ）−（ｄ）は本発明の典型的な実施例を工
程順に示す断面図、である。 １．１１・・・ソース・ドレイン拡散層、２，１２・・
・ゲート絶縁膜、３．１３’・・・ゲート電極、１３・
・・ポリシリコン膜、４・・・半導体基板、１４・・・
シリコン単結晶基板、１５・・・層間絶縁膜、１６・、
・配線。
Claims (2)
- （１）ＭＩＳ構造半導体素子においてソースおよびドレ
イン領域の形状が、ゲート端位置における深さ方向寸法
に比較して、ゲート端からゲート下への横方向寸法が非
常に小さいことを特徴とする半導体素子。 - （２）低面指数表面を有する半導体単結晶基板上に、ゲ
ート電極となる部分をマスクとして極低温状態でほとん
どのイオンがチャネリングするようにイオン注入してソ
ースおよびドレインを形成することを特徴とする半導体
素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156129A JP2508194B2 (ja) | 1988-06-23 | 1988-06-23 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156129A JP2508194B2 (ja) | 1988-06-23 | 1988-06-23 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH025480A true JPH025480A (ja) | 1990-01-10 |
| JP2508194B2 JP2508194B2 (ja) | 1996-06-19 |
Family
ID=15620959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63156129A Expired - Lifetime JP2508194B2 (ja) | 1988-06-23 | 1988-06-23 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508194B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5514904A (en) * | 1993-08-26 | 1996-05-07 | Kabushiki Kaisha Toshiba | Semiconductor device with monocrystalline gate insulating film |
| JP2004260132A (ja) * | 2003-02-05 | 2004-09-16 | Nec Electronics Corp | 半導体装置の製造方法 |
-
1988
- 1988-06-23 JP JP63156129A patent/JP2508194B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5514904A (en) * | 1993-08-26 | 1996-05-07 | Kabushiki Kaisha Toshiba | Semiconductor device with monocrystalline gate insulating film |
| JP2004260132A (ja) * | 2003-02-05 | 2004-09-16 | Nec Electronics Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2508194B2 (ja) | 1996-06-19 |
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