JPH02224021A - 加減算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、加減算装置に関し、例えばディジタル信号処
理プロセッサに組み込み、音声２画像等のデ・−夕を実
時間で処理しうる高速、高精度の積和演算機能を実現す
るのに有用である６音声の合成または分析装置、あるい
は通信分野におけるモデム（変復調器）、ディジタル・
フィルタ、コーデック（ＧＯＤＥＣ）、エコー・−ギャ
ンセラー等の装置では、ディジタル化された信号し実時
間で処理できる信号処理プロセッサの応用が検討されて
いる。

この信号処理プロセッサは、プログラム・メモリとデー
タを高速度で処理するだめの専用の乗算器および加減算
器を内蔵するＬＳＩとして提供され、プログラムを変え
ることにより各種の用途に適合させる。

上記信号処理プロセッサを例えば音声信号のフィルタ処
理に用いた場合、積和演算によって内部の演算データは
１６−２８ピツ１〜の比較的大きな撮幅となる。このた
め、乗算器や加減算器の構造を固定小数点データ演算型
とすると、演算データのビット数の増加に伴ないハルド
ウエア規模が指数関数的に大きくなり、Ｉ、ＳＩ化が困
難となる。

この問題は、プロセッサの構成を浮動小数点データ演算
型とすることによって解決できる７しかしながら、乗算
器と加減算器とをデータバスで接続し、それぞれが独立
して浮動小数点演算を行なうよう構成された従来の汎用
コンピュータのデータ処理方式をそのまま採用すると、
信号処理プロセッサの基本動作である積和演算に時間が
かかり、信号の実時間処理が困難どなる。

本発明の目的は、ＬＳＩ化に適し２、加減算されるデー
タが浮動小数点であるか、固定小数であるかを意識する
ことなく使用？：″き、ディジタル信号を実時間で高速
に処理できる新規な構成の信号処理プロセッサ等に有用
な加減算装置を提供することにある、 以下、本発明の実施例を図面を参照して説明する。

第１図は本発明が適用されたディジタル信号プロセッサ
の全体構成図であり、１はプログラムを格納するための
メモリ、２は上記プログラムメモリ１の読出しアドレス
を指示するプログラムカウンタ、３°は上記プログラム
メモリ１に接続された命令レジスタ、４は命令レジスタ
３に読出された命令語からプロセッサを動作させるため
の各種のｉ！制御信号Ｓを発生させる制御回路である。

この実施例では、メモリ１に格納される命令語は例えば
２２ビツトからなり、それぞれオペレーションコードど
データ、アドレスまたはアドレス制御情報を含んでいる
。プログラムカウンタ２ど命令レジスタは１，６ビツト
のデー・タバス（Ｉ）バス）２０に接続されている。

５．６はデータを格納するためのメモリ、７は汎用レジ
スタを示す。メモリ５，６は一方をランダムアクセス・
メモリ（ＲＡＭ）、他方を読出し専用メモリ（ＲＯＭ）
とすることができる。また、それぞれのメモリは複数個
の小容量のＲＯＭあるいハＲＯＭの複合体であってもよ
い、−Ｊ−、記メモリは１６ビツトのデータを記憶し、
各デ・−夕は選択回路８を介して１６ビツトのＸバス２
１あるいはＹバス２２に読出される。９，１０はそれぞ
れ上記データメモリ５，７の下位アドレスを指定するレ
ジスタ、１１，１２１１上記メモリの上位アドレスを指
定するレジスタである６尚、レジスタ１１はＸバス２１
に読出すべきデータの−に上位アドレスを、またレジス
タ１２はＹバス２２に読出すべきデータの上位アドレス
または汎用レジスタ７のアドレスを４犬てＪ３す、これ
らの１ノジスタには命令レジスタ３からデータバス２３
を介してアドレス情報が与えられる。

１４はＸバス２ＪとＹバス２２から与えら４する２つの
データの積を算出し２、結果をＰバス２４に出力する浮
動小数点演算型の乗算器であり、この乗算器は、後述す
るように２つの入力データＸ。

Ｙを保持するための１ノジ入夕を含み、演算されない２
つのデータＸ、ＹをそノＪ５まＸバス２５．Ｙバス２Ｇ
に出力する。

１５は浮動小数点演算型の加減算器であり、」二記乗算
器１４の出力データＸ、Ｙ、Ｐおよびデータバス２０．
２７のデータＤ、Ａを入力として演算を行ない、その結
果を累算器１６に出力する。

１７は上記累算器１６にラッチされた浮動小数点データ
を２°０ビツトのデータバス（Ａバス）２７に出力する
と共に、上記データを１６ビツ１へのデータに変換して
Ｄバス２０に出力するスイッチ回路、Ｊ−８は」−記乗
算器１，４および加減算器１５に接続され、これらの演
算結果に関する状態コードを記憶する状態コードレスレ
ジスタである。

３ｏはデータバス２０上の１６ビツｌ−のデータを外部
端子り。−・・Ｄｌ、に並列的に出力するための出力レ
ジスタ、３１は上記外部端子からの１６ビツトデータを
データバス２０に並列的に取り込むための人力レジスタ
である。また３２は端子５ＩＥＮの入力パルスがｉｉ　
１　＋ｅの期間中に、端子５ＩＣＫの入力クロックに同
期して端子ＳＩからのシリアル入力データを取り込むた
めの１６ビットのシフトレジスタ、３３は端子５ＯＥＮ
の人力パルスが“１′″の期間中に、端子５ＯＣＫの人
力タロツクに同期して端子ＳＯにデータを直列的に出力
するための１６ビツトのシフトレジスタを示す。これら
２つのシフトレジスタはそれぞれデータバス２０と１６
ビツト並列接続されている。

３５はプロセッサの動作状態を制御するレジスタ、３６
はリピート命令によりプロセッサに成る命令を繰り返し
て実行させる場合、その繰り返し回数がセットされるカ
ウンタ、３７はプロセッサの内部状態を示すステータス
・レジスタ４示す。

レジスタ３５．３７の内容はそれぞれデータバス２０、
端子り。−Ｄｌ、を介して外部から書込み、読出しが可
能である。

４０はプロセッサ動作への割込みと入出力動作とを制御
するための制御回路であり１例えば端子ＩＩＥＮ、５Ｏ
ＥＮの入力信号立１ユリでシフ１−レジスタ３２．３３
を動作可能とし、それぞれの信号の立下りでプログラム
に割り込みをかけ、また、端子ＩＥへの入出力信号の立
」ニリでレジスタ３０゜３１を起動し、その立下りでプ
ログラムに割り込みをかけるよう動作する。４１は外部
の制御装置（例えばマイクロコンピュータ）からの信号
に応じてプロセッサ動作を制御するファンクション制御
回路であり、例えば端子ＴＸＡＫからＤＭＡ転送モード
の受認信号、端子Ｒ／　Ｗから並列入出力デ・−タの転
送方向を示す信号、端子Ｃ８からこのプロセッサを外部
装置が選択したことを示す信号、端子ＴＥＳＴからテス
ト動作モードの指定信号、Ｒ８Ｔからリセット信号、端
子Ｆ。−３から外部装置による動作制御信号をそれぞれ
受は取り、端子ＴｘＲＱから並列データ転送要求信号を
出力する。

端子ＢｉｔＩ１０はデータを１ピッ１−ずつ入出力する
ための双方向入出力端子を示す６４２はタロツクパルス
発生回路であり、端子Ｏ８Ｃを介して外部回路より基本
となるタロツクを受は取り。

これに基づきプロセッサ動作に必要な各種の内部クロッ
クを発生し、また、端子５ＹＮＣにプロセッサの内部動
作と外部システムの同期用のクロックを出力する。

次に第２図、第３図、第４図により乗算器１４と加減算
器１５についで更に説明する。

乗算器】４には、第２図に示す如くＸバス２１゜Ｙバス
２２の１６ビツ１−のデータが人力される。

これらのデータはメモリ５，６．汎用レジスタ７あるい
はデータバス２０から与えられる。第３図（Ａ）に示す
ように、これらのデータは下位４ビツトが指数部、上位
１２ビツトが仮数部があり、斜線を施して示したそれぞ
れの部分の最−Ｌ位ビット、すなわち２３，２１５の位
置にあるビットがサインビットとなっている。また、小
数点は２　ｔ′と２１４との間にある。第２図に示す如
く、Ｘバス２１とＹバス２２から与えられた指数部デー
タと仮数部データは、それぞれレジスタ５１，５２゜５
３および５４に保持され、ｌノジスタ５１，５２の指数
部データは加算回路５５によって加算され４ビツトの出
力レジスタ５６を介してＰバス２４に出力される。一方
、レジスタ５３．５４の仮数部データは１通常の固定小
数点演算の場合と同様の回路構成をもつ乗算回路５７に
入力され、乗算結果は上位１，６ビツトが出力Ｉノジス
タ５８を介してＰバス２４に出力される。つまり、乗算
器１４の演算出力は、第３図（Ｂ）に示す如く、Ｆ位４
ビットの指数部と−Ｌ位１６ビツトの仮数部とからなる
２０ビツトのデータとなって加減算器１５に入力される
。尚、レジスタ５２．５４の出力はＸバス２“５に、ま
たレジスタ５１．５３の出力はＹバス２６に送出され、
それぞれ１６ビツＩ−のデータとして加減算器】５に与
えられる。

第４図（Ａ）、（Ｂ）に本発明の実施例である加減算器
１５の構成を示す。第４図（Ａ）に示すように、加減算
器にはバス２０．２４〜２７を介して、データＤ、Ｐ、
Ｘ、Ｙ、Ａが入力され、制御信号Ｓ工で指定された１つ
のデータが選択される。

また、データＡ、Ｘは選択回路６１に人力され制御信号
Ｓ２で指定された１つのデータが選択される。ここで入
力データＤ、、Ｘ、Ｙはそれぞれ第３図（Ａ）に示した
］、６ビツトデータである。後で述べるように、これら
の１６ビツトデータが指定されたとき、選択回路６０．
６１はこれらのデー・夕を第３回（Ｂ）に示した２０ビ
ツトデータに変換して出力する構成となっている１、こ
のビット変換は、入力データＤ、Ｘ、Ｙが固定小数点デ
ータが浮動小数点デー・夕かによって異なり、変換動作
は制御信号Ｓ、によって指定される。これによって浮動
小数点演算型の加減算器で固定小数点表示の入力データ
も処理できるようになっている。尚。

制御信号５１ｐＳ２ｐＳ３・・・・・・・・・Ｓ、、は
プログラム中の命令語に対応して制御回路４から出力さ
れる。

選択回路６０からの出力データをβ（指数部β［、仮数
部βＭ）、選択回路６１からの出力データをα（指数部
σＥ、仮数部αＭ）とすると、指数部データαｉ＝ｌ、
を選択回路６２を介し１、−比較回路６３に入力され、
指数部ｆ−タβＥと大小比較される。また、これらの指
数部データαし、βＢはそれぞれ引算回路６４と選択回
路６５にも入力される。

仮数部データαｈはネゲート回路６６を介して選択回路
６７．６８に入力され、仮数部データβ暦は直接選択回
路６７．６８に人力される。ネゲート回路６６は、二の
実施例の場合、データαとβとの引算を加算器構成のＡ
ＬＵ７５により実現するために設けられたものであり、
加算演算の場合にはデータαにはネゲート回路を素通り
する。上記選択回路６５，６７．６８は、それぞれ比較
回路６３の出力信号に応じて２つの入力のうちの一方を
選択する９選択回路Ｇ５の出力はラッチ回路７１゛に１
選択回路６７の出力はシフト回路６９を介してラッチ回
路７２に、また選択回路６８の出力はラッチ回路７３に
それぞれタイミング信号Ｃでラッチされる。引算回路６
４も」二記比較回路６３の出力によって制御され、比較
結果に応じて入力α［、βＥの大きい方から小さい方を
引算するよう動作する。シフト同Ｍ６９は、選択回路７
０を介して得られる上記引算回路６４の出力に応じたビ
ット・数だり、ムカデ・−夕を右方向にシフト動作する
。このシフト回路６９の動作は５選択回路７０に入力さ
れるもう−・つのデータＥによっても制御でき、シフＩ
〜ビット数の選択は制御信号Ｓ７によって行なわれる。

ラッチ回１７２．７３の出力ｅＡ、ｅＢは、第４図ＣＢ
）’：示すように、制御信号ＳＩ′ｌで動作する固定小
数点演算型の加算器（ＡＬＵ）７５に入力され、加算結
果Ｕ、は左方向シフト回路７６に与λられる。−力゛、
ラッヂー回路７１の出力γば定数加算回路７７ど、引算
回路７８の一方の入力端子に入力される。７９は加ｐ器
７５の出力ＵＨを判定する写検出回路であり、補数表示
で与えられる加算器の出力ＵＮが正数の場合、Ｕ＋の最
−Ｌ位にあるサインビットに統いたｕ　Ｏ１１ビツト・
の連続個数をカウントする。￥−盲イが負数の場合には
　ｈ　ｉ？＋　４３インビットに続＜　”　１”ビット
・の連続個数をカウントする、上記零検出回路７９の出
、／１０゜は、デ・−・夕の正規化、＃、′よびオ・・
バ・−フローへ対策のため設けられた出力補正回路８０
を介してシフト回路７６に４倉られ、このジット回路に
よるデータのシフ（・ビット数を決定する。また上記零
検出回路７９の出力０１は、引算回路７８の他方の入力
端手番、ｊ、も入力され、この引算回路の出力Ｕ　Ｆ！
け出力補正回路８０を介しで累算器１６の指数部１６Ｘ
に入力される。　Ｊ、ｚ配素算器１６の仮数部１６Ｍに
は、出力補正回路８０において補正された」−記ンフ］
−回路７６からの出力データＬ　ｓ　’　が入力される
。

出力補ｊに回路８０は、加算器７５から出力されるオー
バーフロー検出信号ＯＶＦと引算回路７８から出力され
るアンダフロー検出信号ｔＪＮＦどに応じ“Ｃ零検出回
路７９の出力０．と定数加算回路７７の出力θ２とのい
ずれかを選択する選択回路８１−と７プログラムによる
制御信号Ｓ　、Ｊに応じて上記選択回路８１の出力どブ
ログラノ、で与えられたデータＦどのいずれかをシフト
回路７６にシフ１−ピッｌ−数指示信号Ｏとして与えろ
選択回路８２と、オー・バーフロー・・信号ＯＶＦが１
１１　Ｉ＋のとき弓算回路出力（汀に１に加算し、この
加算結果ｆ、、　Ｈにもオーバーフローを生じたとき４
４号ＥＯＶＦを出力するインクリメント回路８３ど、上
記インクリメント・回路８３と累算器１６の指数部１．
６　Ｘとの間に挿入された指数部補正回路８５と、シフ
ト回路７６と上記素数器］６の仮数部】（（Ｍとの間に
挿入された仮数部補正回路８７と、」二記２つの補正回
路８５．８７の動作を信号ＵＮＦおよびＥＯＶＦに応じ
て制御する制御回路８９からなっている。

以上の構成からなる加減算器１５は次のように動作する
。

第４図（Ａ）に示した２つの入力選択回ｇ６１゜６０の
それぞれの出力α、βは浮動小数点表示のデータであり
、その値は次式で表わされる。

β＝βＫ・　２ 今、αＥ〉βＢの関係にある２つのデータα、βの加算
演算を行なう場合を仮定すると、加算結果Ｚは、 で与えられる。

比較回路６３は２ＥとβＢの大小を比較し、Ｒ沢回路６
５には大きい方の指数部データαＬを選択させ、選択回
路６７には、小さい方の指数部βＢと対応する仮数部デ
ータβにを選択させ、選択回路６８には大きい方の指数
部αＥと対応する仮数部データαＨを選択させ、引算回
路６４には大きい方の指数αＥから小さい方の指数βＥ
を引くよう制御信号を与える。加算演算の実行中は、選
択回路７０は引算回路６４からの出力（αＥ−βＥ）を
選択し°Ｃおり、シフ１−回路６９は選択回路６７の出
力βＮを（αＥ−βＥ）ビットだけ右方向（下位ビット
方向）にシフトするよう動作する。この結り、ｅ＾＋ｅ
Ｂの演算を行なった加算ｊｌ１７５の出力ＵＮは第（１
）式の仮数部を表わす。従って、この段階での演算値Ｚ
は次式で示される。

γ Ｚ−ＵＭ・　２ ・・・（３） 零検出回路７９と左方向シフト回路７６は、加算器出力
ＵＮをそのｌ−値が最大となるように正規化するための
ものである。第５図（Ａ）に示す如く、零検出回１１７
９によってデータＵＭのサインビットに続く（小数点以
下の）連続する“０″の個数θ、を検出し、シフト回路
７６でデータＵＭを０１ビツトだけ左側（最上位ピッ１
−側）にジットすれば、絶対値が最大の仮数部データＬ
Ｈが得られる。ＴＩＭが負数の場合には、第５図（Ｂ）
の如く、連続する１／　ｉ　ｆｉｔの個数だけシフｊ〜
すればよい。この場合指数部データγについては、引算
回路７８によって（γ−Ｏｉ）の演算を行ない、その出
力ＵＥを正視化された指数値とする。データｔＪＨにオ
ーバーフローが生じていなければ、インクリメン１−回
路８３の出力ＬＦ！は正着、化された上記指数値ＵＥに
等しくなり、正規化の処理は次式で表わすことができる
。

＝Ｌｓ・　２ 指数部のＹの大きさを４ビツトとすると、２の補数表示
によってγが表わし得る値は〔＋７≦−γΣ−８〕の範
囲に制限される。従って上記仮数部データの正規化の際
、零検出回路の検出値０．だけ完全にデータｔＪｏを左
方向にシフトしようとすると、指数部側の（γ−０１）
の値が−８よりも小さくなり、引算回路にアンダーフロ
ーを生ずる場合がある。このとき、（ｙ−θ、）の演算
を行なう引算回路７８からは、データのアンダーフロー
４示す信号（ボロー信号）ＵＮＦが発生される、第４図
（■３）の回路では、上記信号ｔＪ　Ｎ　Ｆが発生した
とさ、選択回路８１が入力ＯＬに代えて定数加算回路７
７の出力θ２を選択し、上記定数加算回路７７が指数部
のデータγに定数「８」を加えた値をデータ０□として
出力するようにしである９このようにすれば、例えばγ
の値がｒ−５Ｊのとき０２の値は「３」となるから、仮
数部データＵＮのシフトビット数は：３ピッ１−に制限
され、指数部の正規イト後の値が最小値「−８１に留上
る。

信号ＵＮＦが生じたとき指数部を「−８」にする操作は
、後で第９図で説明する指数部補正回路８５によって行
なわれる。

加算器７５の演算結果ＵＭに、第６図（Ａ）。

（Ｂ）に示す如くオーバーフローを生じた場合、キャリ
ー出力にデータの真の符号が表われ、サインビットの位
置に数値の最上位のビットが現われている。従ってこの
場合には、オーバーフロー検出信号ＯＶＦによって５選
択回路８１と零検出回路７９の動作を停止させ、シフト
回路７６に１ビット右シフト動作をさせ、インクリメン
ト回路８３にＵＩ２（＝γ）＋１の動作をさせ、データ
Ｚを次式のように操作すればよい。

上記の操作を行なうシフト回路７６の１例を第７図に示
すにの回路は、シフトビット数指示データＯの各ビット
θ、〜θ。に対応した８ビツトのシフタ７６１．４ビツ
トのシフタ７６２，２ピッ１−のシフＦ−７６３および
１ビツトのシフタ７６４からなり、各シフタのそれぞれ
の信号ラインのスイッチＳＷ、〜ＳＷ０は、対応する制
御ビットＯ３〜Ｏｏが１１１　Ｌｌのとき下位ビット側
の接点に接続される。また、１ビツトシフタ７６４の各
スイッチＳＷ、は、オーバーフロー検出信号ＯＶ　Ｉ”
が１１　＋ｌ　ＩＩのとき上位ビット側の接点に接続さ
れ、サインビットの出力線Ｌ１ｇがキャリー信号入力端
子７６５と接続されて、上述したデータの１ビット右シ
フト動作を実現する。

第４図の回路で、加算器７５のオーバーフロー検出信号
ＯＶＦがＩＩ　１　＃ｆとなったとき、インクリメント
回路８３による（γ＋１）の演算結果にもオーバーフロ
ーが生ずる場合がある。この場合には、演算結果２　（
＝α＋β）にオーバーフローを生じたことを意味し、こ
のまま積和演算を続行すれば、累算器１６に得られる出
力データの絶対値は第８図（Ａ）の如く変化し、全く無
意味な値となる。

制御回路８９と補正回路８５．８７は、演算結果Ｚに上
記オーバーフローが生じたとき、第８図（Ｂ）に示すよ
うに出力データの絶対値を正あるいは負の最大値に固定
するよう動作する回路であり、その具体的な構成例を第
９図に示す。

第９図において、指数部補正回路８５は、入力ビットＬ
。−Ｌ、に対応した２人力ＡＮＤゲート８５０〜８５３
と２人力ＯＲゲート８６０−・８６３からなり、各ピッ
１へ信号はこれらのゲート・を介して累算器１６Ｘ側に
出力される。指数部データのサインビットＬ、が入力さ
れる ＡＮＤゲート８５３の他方の入力端子には、インクリメ
ンＩ−回路８３から出力されるオーバーフロー検出信号
ＥＯＶＦの反転４３号が入力され、ＯＲゲート８６３の
他方の入力端子には引算回路７８からのアンダーフロー
検出信号Ｕ　Ｎ　Ｆが入力されている。また、データピ
ッｌ−Ｌ、〜Ｌ、の入力されるＡＮＤゲート８５０〜８
′５２のそれぞれの他方の入力端子には信号ＵＮＦの反
転信号が入力され、ＯＲゲート８６０−８６２の他方の
入力端子には信号ＥＯＶＦが入力されている。信号ＥＯ
ＶＦとＵＮＦとは同時に“１ノ′にはなり得ないため、
指数部補正回路８５の出力は、信号ＥＯＶＦがＩＩ　ｉ
、　ｕのとき［０１１１］　＝＋７となって指数部を最
大値にする。また、信号ＵＮＦが１４１　ＩＩのときは
ｃｉｏｏｏ）　＝−Ｂとり、前述のＯ−θ、のときの指
数値を満足する。

Ｌ方、仮数部補正回路８７は、サインピッ１−Ｌｌ９を
そのまま出力し、データピッＩ−１，、、４〜Ｌ１゜を
それぞれ２人力ＯＲゲート８７１＝８７Ｎ、２人力ＡＮ
Ｄゲート８８１〜ＢＩＮを介して出力するようになって
いる。各ＯＲゲートの他方の入力には制御回路８９のＡ
　Ｎ　Ｉ）ゲート８９１の出力が与えられ、各ＡＮＤゲ
ートの他方の入力端子には制御回路８９のＮＡＮＤゲー
１−８９２の出力が！ｊ。

えられている。信号ＥＯＶＦが１１１　Ｐ＋のとき、仮
数部データが正の値、すなわちサインビットＴＪＬ９が
“０″ならばＡＮＤゲート８９１とＮＡＮＤゲート８９
２の出力が共にＪ″となり補正回路８７の出力は正の最
大値［Ｏｌ、１］・・・・・・・・弓１４］となる。ま
た、サインピッｌ−Ｌ１ｇが“１′″ならば、ＮＡＮＤ
ゲー）−８９２の出力が“０″となるため。

補正回路８７の出力は負の最大値［１０００・・・・・
・００］となる。信号ＥＯＶＦが１４０　ＩＩ　（７）
とき、これらの補正回路８５．８７は入力データＬｙ＝
、Ｉ、＋をそのままデータＬＨ”、ＬＭ’　として出力
する。

これらの出力データＬＥ’　ＨＬＭ’は累算器１６゜ス
イッチ回路１７を介してＡバス２７に出力され。

加減算器１５の選択回路６１に帰還される。

以上の動作説明から、本発明の適用されたディジタル信
号処理プロセッザでは１乗算器】４と加減算器１５がそ
れぞれ浮動小数点演算できることが判る。ここで、Ｘバ
ス２】またはＹバス２２から乗算器１−４へのデータ入
力および乗算器１４またはＡバス２７から加減算器（Ａ
　Ｌ　Ｕ）　１．５へのデータ入力は、入力データのビ
ット数と受取り何回路のデータビット数が−・致してい
るため、第ｉｏ図（Ａ）、（Ｂ）に示す如く、データ間
でのビット位置の変更はない。しかしながら、Ｘバス２
５、Ｙバス２６．Ｄバス２０からの１６ビツトデータを
加減算器１５に取り込む場合には、仮数部データのビッ
ト数が合わないため、加減算器の入力選択回路６０，６
］において第１０図（Ｃ）に示す如く、仮数部入力デー
タＭの下位に４ビツトに“０″を追加する操作を必要と
する。また。

累算器（ＡＣＣ）］、、６に得られた２０ビツトの加減
算器出力を１６ビツ１−のＤバス２０に出力する際には
、スイッチ回路１７において第１０図（Ｄ）に示す如く
、仮数部Ｍの下位４ビツトのデータを捨て、指数部４ビ
ツト、仮数部１２ビツトのデータに変換する操作を必要
とする。

本発明の適用されたディジタルイコ号処理プロセッサで
は上述したデータの変換動作を行なう入力選択回ｌ６６
０，６．Ｌおよび出力スイッチ回路】７を更に工夫し、
プログラムの指定によりプロセッサが固定小数点演算も
実行できるようにしている。

固定小数点データＸ、Ｙの乗算は乗算器】４内の仮数部
データ乗算回路５７において行なオ〕れるにの場合は第
１１図（Ａ）に示す如く、１６ビツトの入力データＸ、
Ｙのうち仮数部入力レジスタ５３．５４に入る上位１２
ビツトが有効データとして扱わＪする。一方５ｇＡ定小
数点データの加減算の際には、プログラムでの指定によ
り加減算器１５内のシフト回路６９．７６のシフト動作
を停止させ、この状態で得られた仮数部の演算結果を利
用する。シフト回路６９の動作停止は、固定小数点デー
タの演算命令が第４図（Ａ）のデータ線Ｅに数値「０」
のデータを与え１選択回路７０が上記データ線Ｅからの
入力を選択するように制御信号Ｓ７を発生するようにす
ればよい。シフト回路７６の動作停止は、第４図ＣＢ）
のデータ線Ｆに数値「０」のデータを与え、選択回Ｎ８
２が上記データ線Ｆからの入力を選択するよう制御信号
Ｓ、を発生ずるようにすればよい。

上記固定小数点データの加減算において、乗算器１．４
またはＡバスから加減算器１５へのデータ入力は、第１
１図（Ｂ）に示す如く、仮数部の１６ビツトのデータを
浮動小数点演算の場合と同様に送り込めばよい。Ｘバス
、Ｙバス、Ｄバスからのデータ入力は、第１１図（Ｃ）
の如く、全ビットを仮数部に入れ、累算器（ＡＣＣ）に
得られた仮数部データは、第１１図（Ｄ）に示ず如く、
全ビットをＤバス２０に出力される。

第１２図は上述したビット変換機能を備えた加減算器の
入力選択回路６０の具体例を示す５この回路図で、Ｐ０
〜ｐｚｓ＋　ｙａ”Ｌｓ＋　Ｄ、〜Ｄ８．はそれぞれＰ
バス２４．Ｙパス２６．Ｄバス２０からの入′カデータ
の各ビットを示し、これらのうち、データＰの指数部Ｐ
０〜Ｐ、はスイッチ６０１に入力され、スイッチ６０】
−の４つの出力端子はスイッチ６０３の端子Ｃ６−Ｃ５
に接続される。データＹ、Ｄの各ビットとデータＰの仮
数部のビットＰ４〜Ｐ、５はスイッチ６０２に入力され
、スイッチ６０２の上位１２ビツトの出力端子はデータ
βの上位ビットの出力線β、〜β１．に接続され、下位
４ビツトの出力端子はスイッチ６０３の端子０４〜・Ｃ
，、およびスイッチ６０】７の他方の入力端子に接続さ
れている。スイッチ６０３はデータβの下位ビットの出
力線β。〜β９に接続される８個の出力端子と、状Ｉ　
１１０１１を与える４個の端子６０４を備えている。６
０５はプログラムの命令語に応じて制御回路４から与え
られる制御信号Ｓ、、　Ｓ、に基づいて、スイッチ６０
１，６０２゜６０３の邸動信号６０Ａ、６０Ｂ、６０Ｃ
を発生する論理回路である。

制御信号Ｓ、で選択すべきデ・−夕が指示されると、信
号６０Ａ、６０Ｂによってスイッチ６０１゜６０２が動
作し、データＰ、Ｙ、Ｄのいずれかが、選択される。こ
のとき、制御信号Ｓ、が浮動小数点演算を指示していれ
ば、スイッチ６０３は、出力線β。−β□を端子ＣＩ、
−Ｃ，に、出力線β４〜β。

を端子Ｃ，〜Ｃ１（入力データＰが選択されている場合
）または端子６０４（入力データＹまたはＩ）が選択さ
れている場合）に接続するよう動作する。

もし制御信号Ｓ２が固定小数点演算を指示していれば、
入力データに関係なく出力線β。〜β３が端子６０４に
、β４〜β７が端子Ｃ４〜Ｃ７に接続さ扛る。

第１３図はもう１つの入力選択回路６１の具体的な回路
構成を示す。この回路は、入力がＡバスとＸバスの２種
類となっている点を除いて第１２図と同様であり、説明
は省略する。

第１−４図は、累算器１６に接続されるスイッチ回路１
７の具体的な回路構成を示す。この回路において、累算
器からの２０ビツトの出力６０〜Ｇ工、はスイッチ１７
１の入力端子に入力される。

スイッチ１７１は、データバス２０の各信号線ｒｊ０〜
Ｄｉ、ｉと接続された１６６個の出力端子を有し、入力
端子と出力端子との接続は論理回路】７２の出力信号１
７Ａ、１７Ｂで制御される。プログラムの命令による制
御信号Ｓ３が浮動小数点演算を示す場合、スイッチ１７
１は信号］−７Ｂに制御されて出力側の下位４ビツトの
信号線り。〜Ｄ、を入力信号線００〜Ｇ、と接続し、固
定小数点演算の場合にはり。−Ｄ、をＧ４〜Ｇ、に接続
する。信号１７Ａはデータバス２０への上位ビットデー
タの出力を制御する。

本発明の適用された信号処理プロセッサによれば、上述
した固定小数点データあるいは浮動小数点データの演算
を行なえるだけでなく、浮動小数点形式で得られた演算
結果をプログラムの命令により固定小数点形式のデータ
に変換したり、その逆に固定小数点形式で与えられたデ
ータを浮動小数点形式のデータに変換して演算を行なう
こともできる。この機能は、信号処理プロセッサがデー
タバス２０と入力インタフェース３０〜３３を介して外
部装置とデータをやりとりする際に極めて好都合である
。何列なら、信号処理プロセッサと接続される外部装置
の多くは固定ホ数点表示形式でデータを扱っており、も
し上記信号処理プロセッサの浮動小数点演算結果がその
まま出力されるとすれば、プロセッサの外部にデータ形
式を変換するための特殊な装置を必要とすることになる
からである。

浮動小数点表示から固定小数点表示への変換（以下、Ｆ
ＬＦＸと言う）は次のようにして行なわれる。

先ず、累算器１６に得られる浮動小数点表示のデータを としたとき、指数部がαＥくβＥの関係を満足し。

をデータメモリ５あるいは６の特定のアト１７スに格納
しておくにのアドレスはＦＬＦＸの命令語のアドト入部
と対応させておく。また、この命令語を実行したとき、
選択回路８が丘記メモリから読゛出されたデータｙ１を
Ｙバス２２に出力し、選択回路６０が」−記Ｙバスから
の入力を選択し１選択回、路Ｇ】がＡバス２７からの入
力を選択し、選択回路８２が入力データＦ　（＝　ｒＯ
Ｊ　）を選択し。

出力スイッチ１７が入力信号６４〜Ｇ１．をデータバス
２０に接続動作するよう、各種制御信号を発生させる。

このようにしておくと、ＦＩ、ＦＸの命令を実行した時
２つの浮動小数点データＡとｙ、との間で演算が行なわ
れ、累算器１６には。

＝　〔０＋α阿・　２　　　　　　　Ｊ　・２Ａ＝αＨ
・　２ 敷部の基準値として正規化してあり、データバスり扱う
ことができる。

通常、内部演算結果Ａに対してβ［の最適値を正確に知
ることはできないので、βＥの値は若干大きめに選んで
おく方がよい。しかし、βＢの値をあまり大きくすると
、固定小数デ・−夕の精度が低くなることに注意する必
要がある。上記ＦＬＦＸの実行の際、予めメモリに格納
された変換用データｙ、の指数部βＥよりも演算結果Ｚ
の指数部αＥの方が大きくなった場合は、式（６）の仮
数部オーバーフローを生ずる。この場合、前述した出力
補正回路８０の動作によって、固定小数点データの絶対
値を正あるいは負の最大値に固定させることができる。

一方、外部から与えられた固定小数点表示のデータを内
部で浮動小数点表示のデータに変換する動作は次のよう
にして行なえる。先ず、入力レジスタ３１に入力された
固定小数点データを累算器１６に転送する命令を実行す
る。この命令では、データバス２０を介して選択回路６
０に与えられた１６ビツトの固定小数点表示データＤを
、上記選択回路６０の動作により仮数部βＭにビット位
置変換し、選択回路６７、シフト回１６６９．ラッチ回
路７２．加算器７５．シフト回路７６、補正回路８７を
介して累算器１６の仮数部１６Ｍに入力させる。この場
合、シフト回路６９．７６、加算器７５はそれぞれ入力
データを素通りさせるよう制御される。

次に固定小数点表示から浮動小数点表示に変換（以下、
ＦＸＦＬと言う）する命令を実行する。

この命令実行時には１選択回路６１はＡバス２７から与
えられる累算器出力、すなわち上記した固定小数点デー
タＡを出力αｈ、αＥとして選択する。

また１選択回路６０は、ＦＸＦＬ命令のアドレス部で指
定されてメモリ５あるいは６からＸバス２６に読出され
る変換用データｙ２を出力βバ。

βＥとして選択する。この変換用データｙ２は１例えば
仮数部βＨが零であり指数部βＥが値［＋７＝−８］の
範囲から選定されて成る基準値を持っている。他の命令
実行時と異なり、ＦＸＦＬ命令実行時には選択回路６２
が入力βＥを選択するよう制御信号Ｓ、を発生させ、比
較回路６３の２つの入力を共にβビとする。この場合板
数部の選択回路６７は入力αにを、選択回１６８は入力
βＨを選択させる。また、制御信号Ｓ１により選択回路
７０に入力データＥ＝　ｒｏ」を選択させ、右方向のシ
フト回路６９のデータシフト動作を抑える６上記制御動
作により、ラッチ回路７１，７２゜７３の出力はγ＝β
Ｅ、　ａ＾＝αＭ、　ｅｏ＝＝ｏとなる。

データｅ＾と０口は加算器７５に入力されその加算結果
ＵＮ（＝ＣＨ）は零検出回路７９と左方向のシフト回路
７６の動作のもとに小数点位置が０１ビツト移動し、結
果として で表わ３れる。デ〜・・夕が累算器１〔己７．得られる
。

この式は、固定小数点表示のデータＡ＝αバが指数βＥ
を基準に正規化され、浮動小数点表示されたことを意味
している。従って、命令Ｆ　Ｘ　Ｆ　Ｌで累算器１６に
得られた上記データを用いれば、以後の演算を浮動小数
点形式で行なうことができる。

尚、この実施例では入力レジスタ３１のデータ談−旦累
算器１６にセットした後、ＦＸＦＬ命令を実行したが、
固定小数点の入力データと変換用データｙ２をＸバス２
５とＤバス２０を利用して加減算器１５に入力すること
により、１つの命令で浮動小数点表示へのデータ変換を
行なえるよう設計することもできる。

本発明の適用されたディジタル信号処理プロセッサは上
述したように固定小数点、浮動小数点の画形式のデータ
を取扱え、しかも浮動小数点表示データの正規化の際に
指数部にアンダフローを生じた時、指数値を最小値に固
定した正規化操作が行なえるため、内部演算データの数
値が大きい場合には浮動小数点演算形式、小さい場合は
固定小数点演算形式に自動的に演算方式を切り換えるこ
とができ、極めて広いダイナミックレンジを得ることが
できる。

すなわち、実施例装置の如く加減算器の内部データが仮
数部１６ビツト、指数部４ピッ１−からなる場合、２つ
の補数表示で指数部γ〔＋７〜−８〕の範囲の数値を取
り扱える。全ての演算を浮動小数点形式で処理すると、
ダイナミックレンジは第１５図に斜線を施こして示した
２−１′〜２７となり。

これはビット数に換算すると１５ピッ１−分に相当する
２本発明によれば、演算データの仮数部に対する正規化
ビジト数Ｏが（γ−０）＜−８の範囲にあるとき、正規
化後の指数ＬＥを−８に固定することによって、固定小
数点演算に切換れるようになっている。このため、第１
５図に示す如く、ダイナミックレンジは全体で３１ビツ
トとなり、固定、浮動の一方のみを用いる場合に比較し
て取り扱える数値の範囲が著しく広がる。

ディジタル信号処理プロセッサの実際の応用においては
、例えば次式で示す如く、ｍ回の積和演算を繰り返して
実行する場合が多い。

Ｔ＝　Σ　　ａ　ｉ　Ｘ　ｂ　ｉ　　　　　　　　　・
・１８）このような演算の場合、本発明の適用されたプ
ロセッサによれば、乗算と加減算動作を並列的に進行さ
せるパイプライン制御によって、データ処理効率を向上
させ、変速度での演算が可能となる。

第１６図は並列動作の１５例を示すタイムチャートであ
り命令サイクル２０１で先行フェッチされた命令Ａによ
り、次のサイクル２０２でデータメモリからデータを読
出し、乗算器により演算を行なう。命令サイクル２０３
では乗算結果と累算器のデータ（Ａバス出力）との加減
算が実行され、演算結果はサイクル２０４で累算器に出
力されるにれら、４°つのステップの動作は１ステツプ
ずつずれて各命令サイクルで繰り返され、所定回数ｍの
積和演算が完了したどき、命令Ｆにより演算結果Ｔがデ
ータバス２０に出力され、データメモリ５あるいは外部
回路に送られる。

上記パイプライン制御によるプロセッサの並列動作は乗
算器１４と加減算器１５とを並列的に接続したこと５乗
算と加減算の各動作所要時間がバランスする位置にデー
タを１時的に保持するレジスタ（第４図ではラッチ回路
７］〜７２がこれに相当する）を配置したことにより可
能となっている。

第１７図は」二記ディジタル信号処理プロセッサの応用
例を示す。ここでは、プロセッサ１００をＡ／Ｄ変換器
３００とＤ／Ａ変換器３０１を介してアナログ回線に接
続し、ディジタルフィルタとして機能させる場合を示し
ている。

第１８図は、ディジタル信号処理プロセッサ１０ｏを他
のデータ処理装置１０１、例えば（株）日立製作所のマ
イクロコンピュータＭＣ３６８００と組み合せ、端子り
。〜Ｄ７を介してデータの授受を行ない、データの処理
を２つの装置で分担できるようにしたシステム構成を示
す。このシステム構成は信号処理プロセッサ１００を通
信回線のモデム、あるいはエコーキャンセラー等に適用
する場合に適している。

【図面の簡単な説明】

第１図は本発明の適用されたディジタル信号処理プロセ
ッサの全体構成の１例を示すブロック図、第２図は乗算
器１４の詳細な構成を示す図、第３図（Ａ）、（Ｂ）は
それぞれ入力データと加減算器１５の内部演算データの
ビット形式を説明するためめ図、第４図（Ａ）と（Ｂ）
は本発明の実施例の加減算器Ｊ５の詳細な構成を示す図
、第５図（Ａ）、（Ｂ）および第６図（Ａ）、（Ｂ）は
シフト回１７６の動作を説明するための図、第７図はシ
フト回路７６の１実施例を示す回路図、第８図（Ａ）、
（Ｂ）はデータオーバーフローについての説明図、第９
図は出力補正回路の１部要素８５゜８７．８９の具体的
な回路構成を示す図、第１０図（Ａ）〜（Ｄ）は上記信
号処理プロセッサ各部における浮動小数点データの変化
の様子を示す図、第１１図（Ａ）〜（Ｄ）は固定小数点
データの変化の様子を示す図、第１２図は入力選択回路
６０の具体的な回路構成を示す図、第１−３図は入力；
１択回路６１の具体的な回路構成を示す図、第１４図は
出力スイッチ回路１７の具体的な回路構成を示す図、第
１５図は本発明の適用されたディジタル信号処理プロセ
ッサのダイナミックレンジを示す図、第１６図は上記プ
ロセッサの動作の特徴を説明するためのタイムチャート
、第１７図および第１８図はそれぞれ上記信号処理プロ
セッサの代表的な使用形態をを示す図である。 沸２（２） 茅 図 第４図＜４） 第 図 ＣＢ） 鴇 図 第 図 ＋）口００００　／　／−Ｅ口〜ｅθ 第 ｇ 図 ブーハーフローのン鼾正の１ｆいＡ＝ン！ Ｊ４．ｆｌ；７！り オ！ｌｎン菫□）１【牧すシ瓦し回者′ｋＩθ　ｌｌ 第 図 タイプミツ７レレシ”

Claims (1)

1. 【特許請求の範囲】 １、２つの浮動小数点データの加算または減算を行なう
   加減算装置であって、 第１および第２の浮動小数点データからなる第１のデー
   タ対と、固定小数点データおよび第３の浮動小数点デー
   タからなる第２のデータ対とを択一的に選択する手段と
   、 上記第１のデータ対の２つのデータの加減算を行なう手
   段と、 上記固定小数点データを浮動小数点データに変換する手
   段とを有し、 上記固定小数点データの浮動小数点データへの変換は、
   上記第３の浮動小数点データに応答して行なわれること
   を特徴とする加減算装置。 ２、上記第３の浮動小数点データはその仮数部の値が０
   であり、上記第３の浮動小数点データの指数部の値に応
   答して上記固定小数点データを正規化することにより浮
   動小数点データへの変換を行なうことを特徴とする特許
   請求の範囲第１項記載の加減算装置。