JPS6319894B2 - - Google Patents
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- JPS6319894B2 JPS6319894B2 JP57228002A JP22800282A JPS6319894B2 JP S6319894 B2 JPS6319894 B2 JP S6319894B2 JP 57228002 A JP57228002 A JP 57228002A JP 22800282 A JP22800282 A JP 22800282A JP S6319894 B2 JPS6319894 B2 JP S6319894B2
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- Japan
- Prior art keywords
- exponent
- exponent part
- operand data
- floating point
- output
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/487—Multiplying; Dividing
- G06F7/4876—Multiplying
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49905—Exception handling
- G06F7/4991—Overflow or underflow
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- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路装置に係り、特に
IEEE（The Institnte of Electrical and
Electronics Engineers）規格の浮動小数点乗算
装置に関する。
IEEE（The Institnte of Electrical and
Electronics Engineers）規格の浮動小数点乗算
装置に関する。
IEEE規格の浮動小数点乗算においては、指数
部の加算は （Ｘ−Ｂ）＋（Ｙ−Ｂ）＝（Ｘ＋Ｙ−Ｂ）−Ｂ として行なう。但し、Ｘ，Ｙは浮動小数点形式の
被演算データの指数部のオペランド、Ｂはベース
でＢ＝2n-1−１（ｎはデータのビツト数）と定義
される。
部の加算は （Ｘ−Ｂ）＋（Ｙ−Ｂ）＝（Ｘ＋Ｙ−Ｂ）−Ｂ として行なう。但し、Ｘ，Ｙは浮動小数点形式の
被演算データの指数部のオペランド、Ｂはベース
でＢ＝2n-1−１（ｎはデータのビツト数）と定義
される。
上記の如き指数部の加算は、従来は第１図に示
すような装置によつてなされている。第１の
ALU（算術論理回路；arithmetic and logic
unit）１はｎビツトの入力Ｘ、Ｙを加算し、ｎビ
ツトのＸ＋Ｙを出力する。第２のALU２は第１
のALU１の出力とＢの２の補数（ｎビツト）を
加算し、ｎビツトのＸ＋Ｙ−Ｂを出力する。
すような装置によつてなされている。第１の
ALU（算術論理回路；arithmetic and logic
unit）１はｎビツトの入力Ｘ、Ｙを加算し、ｎビ
ツトのＸ＋Ｙを出力する。第２のALU２は第１
のALU１の出力とＢの２の補数（ｎビツト）を
加算し、ｎビツトのＸ＋Ｙ−Ｂを出力する。
このようにIEEE規格の浮動小数点乗算を実行
する従来装置においては、指数部の加算のために
２個のALUが用いられているため、装置全体の
回路が複雑化し、規模が大きくなつている。ま
た、回路規模が大きくなることに伴つて消費電力
が増大し、演算に要する時間も増大するという欠
点がある。
する従来装置においては、指数部の加算のために
２個のALUが用いられているため、装置全体の
回路が複雑化し、規模が大きくなつている。ま
た、回路規模が大きくなることに伴つて消費電力
が増大し、演算に要する時間も増大するという欠
点がある。
本発明は上述の従来技術の欠点に鑑みてなされ
たもので、被演算データの指数部の加算を１個の
ALUで行なうことによつて、回路が簡単でかつ
消費電力が少なく演算所要時間も少ない浮動小数
点乗算装置を提供するものである。
たもので、被演算データの指数部の加算を１個の
ALUで行なうことによつて、回路が簡単でかつ
消費電力が少なく演算所要時間も少ない浮動小数
点乗算装置を提供するものである。
上記の目的を実現するため本発明は、浮動小数
点形式の２つの被演算データの指数部を加算する
指数部加算器に、被演算データの上位２ビツトも
しくは加算されたデータの上位２ビツトを補正す
る手段（被演算データのMSB（最上位ビツト）を
反転するインバータ、もしくは加算器出力の上位
２ビツトの入れ替え及びオーバー／アンダーフロ
ー検出器）を設け、かつ指数部加算器に外部入力
にもとづいてデータの指数部を桁上げする機能を
持たせた浮動小数点乗算装置を提供するものであ
る。
点形式の２つの被演算データの指数部を加算する
指数部加算器に、被演算データの上位２ビツトも
しくは加算されたデータの上位２ビツトを補正す
る手段（被演算データのMSB（最上位ビツト）を
反転するインバータ、もしくは加算器出力の上位
２ビツトの入れ替え及びオーバー／アンダーフロ
ー検出器）を設け、かつ指数部加算器に外部入力
にもとづいてデータの指数部を桁上げする機能を
持たせた浮動小数点乗算装置を提供するものであ
る。
本発明の実施例を第２図および第３図を参照し
て説明する。第２図はデータを入力する段階で上
位２ビツトを補正する方式の一実施例の回路図で
ある。指数部加算器１０１はｎ＋１ビツトの加算
を実行するALUで、端子１０２を介して桁上げ
入力を与える。インバータ１０３は一方の被演算
データの指数部のMSBを反転する回路で、出力
信号はこの指数部加算器の一方の入力の上位２ビ
ツトに与えられる。
て説明する。第２図はデータを入力する段階で上
位２ビツトを補正する方式の一実施例の回路図で
ある。指数部加算器１０１はｎ＋１ビツトの加算
を実行するALUで、端子１０２を介して桁上げ
入力を与える。インバータ１０３は一方の被演算
データの指数部のMSBを反転する回路で、出力
信号はこの指数部加算器の一方の入力の上位２ビ
ツトに与えられる。
次に、第２図の一実施例の動作を説明する。前
述の如く、IEEE規格における浮動小数点乗算の
指数部の加算は、Ｘ＋Ｙ−Ｂを求めることで実現
される。ここで、ベースＢは Ｂ＝2n-1−１＝2n-2＋2o-3＋…＋21＋20 ……(1) と定義されるから、Ｂの２の補数は式(1)より （Ｂの２の補数）＝2n＋2n-1＋１ ……(2) となる。従つて、オペランドＸを Ｘ＝Xo-12n-1＋Xo-22n-2＋…＋X121＋X020 ……(3) とすると、Ｘ−Ｂは式(2)、式(3)より Ｘ−Ｂ＝2n＋（１＋Xo-1）2n-1＋Xo-22n-2 ＋Xo-32n-3＋…X121＋X020＋１ ……(4) と表現することができる。
述の如く、IEEE規格における浮動小数点乗算の
指数部の加算は、Ｘ＋Ｙ−Ｂを求めることで実現
される。ここで、ベースＢは Ｂ＝2n-1−１＝2n-2＋2o-3＋…＋21＋20 ……(1) と定義されるから、Ｂの２の補数は式(1)より （Ｂの２の補数）＝2n＋2n-1＋１ ……(2) となる。従つて、オペランドＸを Ｘ＝Xo-12n-1＋Xo-22n-2＋…＋X121＋X020 ……(3) とすると、Ｘ−Ｂは式(2)、式(3)より Ｘ−Ｂ＝2n＋（１＋Xo-1）2n-1＋Xo-22n-2 ＋Xo-32n-3＋…X121＋X020＋１ ……(4) と表現することができる。
ここで、Xo-1＝０とすると、式(4)より
Ｘ−Ｂ＝2n＋2n-1＋Xo-22n-2＋…＋X020＋１
……(5) Xo-1＝１とすると式(4)より Ｘ−Ｂ＝2n＋2n＋Xo-22n-2＋…＋X020＋１ ……(6) となる。ここで、Xo-1＝０のときはＸ−Ｂの2n、
2n-1ビツトは１となり、Xo-1＝１のときはＸ−Ｂ
の2n、2n-1ビツトは０となる。従つて、指数部加
算器１０１の端子１０２より桁上げ入力“１”を
与え、かつ一方の入力オペランド（ＸもしくはＹ
のいずれか）のMSBをインバータ１０３で反転
し上位２ビツトに入力することによつて（Ｘ＋Ｙ
−Ｂ）を求めることができる。
……(5) Xo-1＝１とすると式(4)より Ｘ−Ｂ＝2n＋2n＋Xo-22n-2＋…＋X020＋１ ……(6) となる。ここで、Xo-1＝０のときはＸ−Ｂの2n、
2n-1ビツトは１となり、Xo-1＝１のときはＸ−Ｂ
の2n、2n-1ビツトは０となる。従つて、指数部加
算器１０１の端子１０２より桁上げ入力“１”を
与え、かつ一方の入力オペランド（ＸもしくはＹ
のいずれか）のMSBをインバータ１０３で反転
し上位２ビツトに入力することによつて（Ｘ＋Ｙ
−Ｂ）を求めることができる。
このように、指数部の加算（Ｘ−Ｂ）＋（Ｙ−
Ｂ）を実行する際に、（Ｘ＋Ｙ−Ｂ）の演算のう
ちの（Ｘ−Ｂ）の値を、ＸのMSBをインバータ
１０３で反転しこの出力を一方の入力データの上
位２ビツトに与えることによつて得、（Ｘ＋Ｙ−
Ｂ）の演算を１個の指数部加算器１０１を通すだ
けで実現することができる。
Ｂ）を実行する際に、（Ｘ＋Ｙ−Ｂ）の演算のう
ちの（Ｘ−Ｂ）の値を、ＸのMSBをインバータ
１０３で反転しこの出力を一方の入力データの上
位２ビツトに与えることによつて得、（Ｘ＋Ｙ−
Ｂ）の演算を１個の指数部加算器１０１を通すだ
けで実現することができる。
第３図はデータを出力する段階で上位２ビツト
を補正する方式の他の一実施例の回路図で、第２
図と同一の要素は同一の符号で示してある。指数
部加算器１０１の出力の上位２ビツトは排他的
NOR１０４に与え、これによつてアンダー／オ
ーバーフローを検出する。
を補正する方式の他の一実施例の回路図で、第２
図と同一の要素は同一の符号で示してある。指数
部加算器１０１の出力の上位２ビツトは排他的
NOR１０４に与え、これによつてアンダー／オ
ーバーフローを検出する。
次に、第３図の実施例の動作を説明する。ま
ず、ｘ＝Ｘ−Ｂ、ｙ＝Ｙ−Ｂとすると、 Ｘ＋Ｙ−Ｂ＝ｘ＋ｙ＋Ｂ ……(7) となる。ここで、端１０２より桁上げ入力“１”
を入力すると、加算器出力は Ｘ＋Ｙ＋１＝（ｘ＋ｙ＋Ｂ）＋Ｂ＋１ ……(8) となる。ベースＢはＢ＝2n-1−１と定義されてい
るので式(8)は Ｘ＋Ｙ＋１＝（ｘ＋ｙ＋Ｂ）＋2n-1 ……(9) と表現できる。
ず、ｘ＝Ｘ−Ｂ、ｙ＝Ｙ−Ｂとすると、 Ｘ＋Ｙ−Ｂ＝ｘ＋ｙ＋Ｂ ……(7) となる。ここで、端１０２より桁上げ入力“１”
を入力すると、加算器出力は Ｘ＋Ｙ＋１＝（ｘ＋ｙ＋Ｂ）＋Ｂ＋１ ……(8) となる。ベースＢはＢ＝2n-1−１と定義されてい
るので式(8)は Ｘ＋Ｙ＋１＝（ｘ＋ｙ＋Ｂ）＋2n-1 ……(9) と表現できる。
従つて、ｘ＋ｙ＋Ｂおよび指数部加算器１０１
の出力Z0を ｘ＋ｙ＋Ｂ＝Zo-12n-1＋Zo-22n-2＋…Z020 ……(10) Z0＝Z0o2n＋Z0o-12n-1＋…＋Z0020 ……(11) と定義すると、式(9)、(10)、(11)より Zo-1＝０のときZ0o＝０、Z0o-1＝１ Zo-1＝１のときZ0o＝１、Z0o-1＝０ となる。このようにして、（Zo-1、Zo-2、…Z0）＝
（Z0o、Z0o-2、Z0o-3、…Z00）として加算結果を求
めることができる。
の出力Z0を ｘ＋ｙ＋Ｂ＝Zo-12n-1＋Zo-22n-2＋…Z020 ……(10) Z0＝Z0o2n＋Z0o-12n-1＋…＋Z0020 ……(11) と定義すると、式(9)、(10)、(11)より Zo-1＝０のときZ0o＝０、Z0o-1＝１ Zo-1＝１のときZ0o＝１、Z0o-1＝０ となる。このようにして、（Zo-1、Zo-2、…Z0）＝
（Z0o、Z0o-2、Z0o-3、…Z00）として加算結果を求
めることができる。
なお、Z0o＝０、Z0o-1＝０のときは加算結果の
アンダーフローを示し、Z0o＝１、Z0o-1＝１のと
きは加算結果のオーバーフローを示しているの
で、排他的NOR１０４によりこれを検出し、出
力を無効にする。
アンダーフローを示し、Z0o＝１、Z0o-1＝１のと
きは加算結果のオーバーフローを示しているの
で、排他的NOR１０４によりこれを検出し、出
力を無効にする。
上述の如く本発明によれば、IEEE規格の浮動
小数点乗算を実行する従来装置の指数部加算器
に、被演算データを入力する段階で補正を加える
手段、もしくは加算結果を出力する段階で補正を
加える手段を設け、かつ桁上げ入力を与えること
で指数部の加算を１個のALUで行なうことがで
き、回路が簡単でかつ消費電力が少なく演算所要
時間も少ない浮動小数点乗算装置を得ることがで
きる。
小数点乗算を実行する従来装置の指数部加算器
に、被演算データを入力する段階で補正を加える
手段、もしくは加算結果を出力する段階で補正を
加える手段を設け、かつ桁上げ入力を与えること
で指数部の加算を１個のALUで行なうことがで
き、回路が簡単でかつ消費電力が少なく演算所要
時間も少ない浮動小数点乗算装置を得ることがで
きる。
第１図は従来装置の一構成例のブロツク図、第
２図は本発明の一実施例の回路図、第３図は本発
明の他の一実施例の回路図である。 １０２…端子（桁上げ入力用）、１０３…イン
バータ、１０４…排他的NOR。
２図は本発明の一実施例の回路図、第３図は本発
明の他の一実施例の回路図である。 １０２…端子（桁上げ入力用）、１０３…イン
バータ、１０４…排他的NOR。
Claims (1)
- 【特許請求の範囲】 １ それぞれ指数部オペランドＸ，Ｙを有する浮
動小数点形式の２つの被演算データについて、指
数部の加算を仮数部の補正定数Ｂ＝2n-1−１とし
て（Ｘ−Ｂ）＋（Ｙ−Ｂ）＝（Ｘ＋Ｙ−Ｂ）−Ｂに従
つて実行することにより前記２つの被演算データ
を乗算する浮動小数点乗算装置において、 前記被演算データの一方、例えばＸの指数部の
最上位ビツトを反転するインバータと、このイン
バータ出力を該指数部の上位２ビツトに入力して
（Ｘ−Ｂ）の値を得ると共に、前記インバータの
出力が上位２ビツトに入力された前記一方の被演
算データの指数部に他方の前記被演算データ、例
えばＹの指数部を加算して（Ｘ＋Ｙ−Ｂ）を得、
かつ外部から与えられる桁上げ入力にもとづいて
前記指数部を桁上げする指数部加算器とを備える
ことを特徴とする浮動小数点乗算装置。 ２ それぞれ指数部オペランドＸ，Ｙを有する浮
動小数点形式の２つの被演算データについて、指
数部の加算を仮数部の補正定数Ｂ＝2n-1−１とし
て（Ｘ−Ｂ）＋（Ｙ−Ｂ）＝（Ｘ＋Ｙ−Ｂ）−Ｂに従
つて実行することにより前記２つの被演算データ
を乗算する浮動小数点乗算装置において、 前記２つの被演算データＸおよびＹの指数部を
互いに加算しかつ外部から与えられる桁上げ入力
にもとづいてｘ＝Ｘ−Ｂ、ｙ＝Ｙ−Ｂとして桁上
げ出力Ｘ＋Ｙ＝（ｘ＋ｙ＋Ｂ）＋2n-1を得る指数部
加算器と、前記指数部加算器の出力の上位２ビツ
トの値が互いに等しいときは前記指数部加算器の
出力を無効にするオーバー／アンダーフロー検出
器とを備えることを特徴とする浮動小数点乗算装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228002A JPS59117637A (ja) | 1982-12-24 | 1982-12-24 | 浮動小数点乗算装置 |
| US06/562,736 US4590584A (en) | 1982-12-24 | 1983-12-19 | Method and system for processing exponents in floating-point multiplication |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228002A JPS59117637A (ja) | 1982-12-24 | 1982-12-24 | 浮動小数点乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59117637A JPS59117637A (ja) | 1984-07-07 |
| JPS6319894B2 true JPS6319894B2 (ja) | 1988-04-25 |
Family
ID=16869633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57228002A Granted JPS59117637A (ja) | 1982-12-24 | 1982-12-24 | 浮動小数点乗算装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4590584A (ja) |
| JP (1) | JPS59117637A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5153847A (en) * | 1986-06-27 | 1992-10-06 | Matsushita Electric Industrial Co., Ltd. | Arithmetic processor using signed digit representation of internal operands |
| US5206825A (en) * | 1987-05-27 | 1993-04-27 | Matsushita Electric Industrial Co., Ltd. | Arithmetic processor using signed-digit representation of external operands |
| US4941119A (en) * | 1988-11-30 | 1990-07-10 | Control Data Corporation | Method and apparatus for predicting an overflow in an integer multiply |
| US4975868A (en) * | 1989-04-17 | 1990-12-04 | International Business Machines Corporation | Floating-point processor having pre-adjusted exponent bias for multiplication and division |
| JPH02302824A (ja) * | 1989-05-18 | 1990-12-14 | Fujitsu Ltd | 浮動小数点乗算における指数演算装置 |
| EP0820005B1 (en) * | 1990-08-24 | 2001-11-07 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for computing floating point data |
| JPH0823812B2 (ja) * | 1990-08-24 | 1996-03-06 | 松下電器産業株式会社 | 浮動小数点データの演算方法および演算装置 |
| US5553015A (en) * | 1994-04-15 | 1996-09-03 | International Business Machines Corporation | Efficient floating point overflow and underflow detection system |
| GB2317248B (en) * | 1996-09-02 | 2001-08-15 | Siemens Plc | Floating point number data processing means |
| KR100425674B1 (ko) * | 1996-10-11 | 2004-06-11 | 엘지전자 주식회사 | 디지탈신호처리기의부동소숫점형식곱셈방법 |
| US7991811B2 (en) * | 2007-04-17 | 2011-08-02 | International Business Machines Corporation | Method and system for optimizing floating point conversion between different bases |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5776634A (en) * | 1980-10-31 | 1982-05-13 | Hitachi Ltd | Digital signal processor |
| US4366548A (en) * | 1981-01-02 | 1982-12-28 | Sperry Corporation | Adder for exponent arithmetic |
| US4429370A (en) * | 1981-04-23 | 1984-01-31 | Data General Corporation | Arithmetic unit for use in a data processing system for computing exponent results and detecting overflow and underflow conditions thereof |
-
1982
- 1982-12-24 JP JP57228002A patent/JPS59117637A/ja active Granted
-
1983
- 1983-12-19 US US06/562,736 patent/US4590584A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4590584A (en) | 1986-05-20 |
| JPS59117637A (ja) | 1984-07-07 |
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