JPS6018899A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS6018899A JPS6018899A JP58126233A JP12623383A JPS6018899A JP S6018899 A JPS6018899 A JP S6018899A JP 58126233 A JP58126233 A JP 58126233A JP 12623383 A JP12623383 A JP 12623383A JP S6018899 A JPS6018899 A JP S6018899A
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- JP
- Japan
- Prior art keywords
- selection
- memory cell
- circuit
- normal
- fuse element
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- Pending
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
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- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
- G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体基板上に設けられ不良救済用冗長回路を
有した半導体メモリに関する。
有した半導体メモリに関する。
半導体基板上に設けられた半導体メモリにおいて、一つ
のチップ上にメモリセルを高集積化した大容量メモリが
開発されるにつれ、半導体基板中の欠陥や製造工程上発
生する不良によ択製造歩留が低下するということが問題
になってきている。そこで上記不良を救済するため、不
良個所を同一チップ上に備えた冗長回路に置き替えると
いう手法がとられている。
のチップ上にメモリセルを高集積化した大容量メモリが
開発されるにつれ、半導体基板中の欠陥や製造工程上発
生する不良によ択製造歩留が低下するということが問題
になってきている。そこで上記不良を救済するため、不
良個所を同一チップ上に備えた冗長回路に置き替えると
いう手法がとられている。
第１図は不良救済の手法の従来例を示す回路図である。
通常のメモリセル１４〜２４’ 中に不良がない場合に
は、図示していない冗長制御回路によシ、冗長用のメモ
リセル１２〜１９が選択されないような信号１〜２が、
冗長用選択回路８（ナンド回路８２、 インバータ８．
よりなる）〜９（ナンド回路９１１ インバータ９．よ
シなる）に与えられる。それとともに冗長用メモリセル
が選択されたかどうかを検知する回路１０（ナンド回路
１０１、インバータ１０．よりなる）及び検知信号４と
通常の選択信号３〜３′が通常の選択回路ｘｌ（ナンド
回路１１１、インバータｘｘ、よシなる）〜Ｊ２’（ナ
ンド回路１１．’、 インバータＩＩ！’ よりなる）
に与えられ、通常のメモリセルＩ４〜Ｊ ４’のどれか
一つが選択される。メモリセルＩ４−２１’中に不良が
発見された場合には、その不良セルの選択信号３あるい
は３′ に相当する信号が冗長制御回路より選択信号ｉ
〜２として選択回路８〜９に与えられ、その結果冗長用
選択線５〜６を用いてメモリセル１２〜１３の一つが選
択される。それと同時に冗長用メモリセルが選択された
ことを示す信号４が検知回路１０（ナンド回路ＺＯいイ
ンバータ１θ！よりなる）から通常の選択回路１ｌ−Ｆ
ｌ’に与えられ、通常のメモリセルを非選択とする。
は、図示していない冗長制御回路によシ、冗長用のメモ
リセル１２〜１９が選択されないような信号１〜２が、
冗長用選択回路８（ナンド回路８２、 インバータ８．
よりなる）〜９（ナンド回路９１１ インバータ９．よ
シなる）に与えられる。それとともに冗長用メモリセル
が選択されたかどうかを検知する回路１０（ナンド回路
１０１、インバータ１０．よりなる）及び検知信号４と
通常の選択信号３〜３′が通常の選択回路ｘｌ（ナンド
回路１１１、インバータｘｘ、よシなる）〜Ｊ２’（ナ
ンド回路１１．’、 インバータＩＩ！’ よりなる）
に与えられ、通常のメモリセルＩ４〜Ｊ ４’のどれか
一つが選択される。メモリセルＩ４−２１’中に不良が
発見された場合には、その不良セルの選択信号３あるい
は３′ に相当する信号が冗長制御回路より選択信号ｉ
〜２として選択回路８〜９に与えられ、その結果冗長用
選択線５〜６を用いてメモリセル１２〜１３の一つが選
択される。それと同時に冗長用メモリセルが選択された
ことを示す信号４が検知回路１０（ナンド回路ＺＯいイ
ンバータ１θ！よりなる）から通常の選択回路１ｌ−Ｆ
ｌ’に与えられ、通常のメモリセルを非選択とする。
このようＫして、たとえ通常のメモリセルに不良が発見
されても、冗長制御回路を用いて冗長用のメモリセルに
置き替えることによシ、不良を救済することができる。
されても、冗長制御回路を用いて冗長用のメモリセルに
置き替えることによシ、不良を救済することができる。
しかしながら上記従来の冗長回路では不良メモリセルを
、冗長用のメモリセルを選択することによ如置き替える
場合、冗長用メモリセルが選択されたことを検知し、て
その検知信号を用いて通常のメモリセルを非選択とする
ため、通常のメモリセルと冗長用メモリセルの二重選択
の危険性がある。それを避けるには冗長用の選択線に時
間的遅れを導入する必要があり、高速化に難点がある。
、冗長用のメモリセルを選択することによ如置き替える
場合、冗長用メモリセルが選択されたことを検知し、て
その検知信号を用いて通常のメモリセルを非選択とする
ため、通常のメモリセルと冗長用メモリセルの二重選択
の危険性がある。それを避けるには冗長用の選択線に時
間的遅れを導入する必要があり、高速化に難点がある。
また通常の選択回路も上記検知信号で非選択とするため
の回路が必要となシ、回路が曳雑になるとともに回路の
遅れのため高速化に１ｉｆＰ点がある。
の回路が必要となシ、回路が曳雑になるとともに回路の
遅れのため高速化に１ｉｆＰ点がある。
本発明は上記実情に鑑みてなされたもので、通常用及び
冗長用の選択回路を簡素化できると共に１回路の高速化
が図れる半導体メモリを提供１〜ようとするものである
。
冗長用の選択回路を簡素化できると共に１回路の高速化
が図れる半導体メモリを提供１〜ようとするものである
。
本発明は、通常の選択回路と通常のメモリセルを選択す
る選択線の間にヒユーズ素子を介挿Ｌ ％通常のメモリ
セルに不良が発見された場合には、そのメモリセルの選
択線に接続されているヒユーズ素子を切断して不良メモ
リセルを非選択とすることにより、冗長回路が選択され
たことを検知する回路及びその検知信号を省き、更に通
常の選択回路を簡素化するとともに回路の高速化を達成
するようにしたものである。
る選択線の間にヒユーズ素子を介挿Ｌ ％通常のメモリ
セルに不良が発見された場合には、そのメモリセルの選
択線に接続されているヒユーズ素子を切断して不良メモ
リセルを非選択とすることにより、冗長回路が選択され
たことを検知する回路及びその検知信号を省き、更に通
常の選択回路を簡素化するとともに回路の高速化を達成
するようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第２
図は同実施例を示すものであるが、これは第１図のもの
と対応させた場合の例であるから、対応個所には同一符
号を用いる。第２図において１〜２は通常のメモリセル
１４〜１４’中に不良が発見されたときに冗長用のメモ
リセル１２〜Ｉ３を選択するだめの選択信号であり、図
示していない冗長制御回路によりつくられ冗長用選択回
路８〜９に与えられる。５〜６は冗長用の選択線、７〜
７′は通常のメモリセル用の選択線である。８−１’は
通常のメモリセルＺ４〜Ｉ（’を選択する選択回路１１
〜１１’ の入力となる選択信号である。１５〜１５’
はメモリセル１４〜ＺＪ’ に不良が発見された時に
、そのメモリセルが選択回路により選択されても選択線
に信号が伝わらないように切断するヒユーズ素子であり
、これは回路を構成しているトランジスタのゲート電極
を形成するときに同一工程でつくられる多結晶シリコン
で形成される。
図は同実施例を示すものであるが、これは第１図のもの
と対応させた場合の例であるから、対応個所には同一符
号を用いる。第２図において１〜２は通常のメモリセル
１４〜１４’中に不良が発見されたときに冗長用のメモ
リセル１２〜Ｉ３を選択するだめの選択信号であり、図
示していない冗長制御回路によりつくられ冗長用選択回
路８〜９に与えられる。５〜６は冗長用の選択線、７〜
７′は通常のメモリセル用の選択線である。８−１’は
通常のメモリセルＺ４〜Ｉ（’を選択する選択回路１１
〜１１’ の入力となる選択信号である。１５〜１５’
はメモリセル１４〜ＺＪ’ に不良が発見された時に
、そのメモリセルが選択回路により選択されても選択線
に信号が伝わらないように切断するヒユーズ素子であり
、これは回路を構成しているトランジスタのゲート電極
を形成するときに同一工程でつくられる多結晶シリコン
で形成される。
第２図において通常の動作では、選択信号３〜３′が選
択回路ｔｒ−１ｒ’に与えられ、その内容によりメモリ
セル１４〜１４’ のうちの１本が選択される。この時
冗長制御回路によシメモリセル１２〜１３が選択されな
いような選択信号Ｉ〜２が選択回路８〜９に与えられる
。今ここでメモリセル１４〜１４’ 内に不良が発見さ
れた場合には、ぞのメモリセルを選択する選択線に接続
されているヒユーズ素子をレーザ等で切断することによ
り、たとえ選択信号により不良メモリセルが選択されて
も選択線に信号が伝わらないようにしてその不良メモリ
セルを非選択にする。それと同時に不良メモリセルの選
択信号に相当する信号を冗長制御回路によシ冗長用メモ
リセル１２〜１．９のうちの１体が選択されるように選
択信号ｌ〜２として選択回路８〜９に与える。こうする
ことによシ、不良メモリセルが選択されても替シに冗長
用メモリセルに置き替えて選択することができる。
択回路ｔｒ−１ｒ’に与えられ、その内容によりメモリ
セル１４〜１４’ のうちの１本が選択される。この時
冗長制御回路によシメモリセル１２〜１３が選択されな
いような選択信号Ｉ〜２が選択回路８〜９に与えられる
。今ここでメモリセル１４〜１４’ 内に不良が発見さ
れた場合には、ぞのメモリセルを選択する選択線に接続
されているヒユーズ素子をレーザ等で切断することによ
り、たとえ選択信号により不良メモリセルが選択されて
も選択線に信号が伝わらないようにしてその不良メモリ
セルを非選択にする。それと同時に不良メモリセルの選
択信号に相当する信号を冗長制御回路によシ冗長用メモ
リセル１２〜１．９のうちの１体が選択されるように選
択信号ｌ〜２として選択回路８〜９に与える。こうする
ことによシ、不良メモリセルが選択されても替シに冗長
用メモリセルに置き替えて選択することができる。
なお本発明は実施例のみに限られること彦く種々の応用
が可能である。例えば実施例ではヒユーズ素子の形成を
、ゲート形成と同一工程でできる多結晶シリコンで行な
っているが、これに限ることなくモリブデンシリサイド
等のゲート材料となるものは何でもよく、またゲート材
料でない多結晶シリコン、モリブデンシリサイド或いは
ＡＡ’等の配線材料を用いて配線を形成する同一工程で
形成し、でもよい。
が可能である。例えば実施例ではヒユーズ素子の形成を
、ゲート形成と同一工程でできる多結晶シリコンで行な
っているが、これに限ることなくモリブデンシリサイド
等のゲート材料となるものは何でもよく、またゲート材
料でない多結晶シリコン、モリブデンシリサイド或いは
ＡＡ’等の配線材料を用いて配線を形成する同一工程で
形成し、でもよい。
以上説明した如く本発明によれば、不良メモリセルの非
選択を、選択線に接続されているヒユーズ素子を切断す
ることで行なうため、冗長メモリセルが選択されたこと
を検知する回路が不要となり、またその検知信号によシ
通常の選択回路を制御する必要もないので、その選択回
路が簡素化でき、更に回路の高速化が図れる。
選択を、選択線に接続されているヒユーズ素子を切断す
ることで行なうため、冗長メモリセルが選択されたこと
を検知する回路が不要となり、またその検知信号によシ
通常の選択回路を制御する必要もないので、その選択回
路が簡素化でき、更に回路の高速化が図れる。
また冗長メモリセル選択検知回路による信号の遅れもな
いため、メモリセルの二重選択といった問題も彦く、高
速化が図れるものである。
いため、メモリセルの二重選択といった問題も彦く、高
速化が図れるものである。
第１図は従来の半導体メモリ回路図、第２図は本発明の
一実施例の回路図である。 ５〜６・・・冗長用選択線 ７〜７′・・・通常選択線 Ｂ〜９・・・冗長用選択回路 １ｌ−ＩＩ’・・・通常選択回路 １２〜１３・・・冗長用メモリセル １４〜１４’・・・通常用メモリセル ＋ ＋ −ｈ 、−Ｌ、、 −−Ａ飴丁出願人代理人
弁理士 鈴 江 武 彦−〜 −〜 の の 第１頁の続き ０発 明 者 青野明 川崎市幸区小向東芝町１番地東 芝マイコンエンジニアリンク株 式会社内 ■出 願 人 東芝マイコンエンジニアリング株式会社 川崎市幸区小向東芝町１番地
一実施例の回路図である。 ５〜６・・・冗長用選択線 ７〜７′・・・通常選択線 Ｂ〜９・・・冗長用選択回路 １ｌ−ＩＩ’・・・通常選択回路 １２〜１３・・・冗長用メモリセル １４〜１４’・・・通常用メモリセル ＋ ＋ −ｈ 、−Ｌ、、 −−Ａ飴丁出願人代理人
弁理士 鈴 江 武 彦−〜 −〜 の の 第１頁の続き ０発 明 者 青野明 川崎市幸区小向東芝町１番地東 芝マイコンエンジニアリンク株 式会社内 ■出 願 人 東芝マイコンエンジニアリング株式会社 川崎市幸区小向東芝町１番地
Claims (3)
- （１）半導体基板上に形成された情報保存用の通常のメ
モリセルと、該メモリセルを選択する通常の選択回路と
、前記メモリセル及び前記選択回路とは別に設けられ前
記メモリセルに不良が発生した場合不良を救済するため
の冗長用の不良救済用メモリセルと、該不良救済用メモ
リセルを選択する不良救済用選択回路と、前記通常のメ
モリセルを選択する選択線と前記通常の選択回路との間
に介挿されたヒユーズ素子とを具備したことを特徴とす
る半導体メモリ。 - （２） 前記ヒユーズ素子は、前記半導体基板に形成さ
れたトランジスタのゲート電極と同一材質、同一工程で
形成されたものであることを特徴とする特許請求の範囲
第１項に記載の半導体メモリ。 - （３） 前記ヒユーズ素子は、前記半導体基板に形成さ
れた配線材料と同一材質、同一工程で形成されたもので
あることを特徴とする特許請求の範囲第１項に記載の半
導体メモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126233A JPS6018899A (ja) | 1983-07-13 | 1983-07-13 | 半導体メモリ |
| KR1019840003760A KR850001610A (ko) | 1983-07-13 | 1984-06-29 | 반도체 메모리 |
| US06/630,115 US4587638A (en) | 1983-07-13 | 1984-07-12 | Semiconductor memory device |
| DE8484108240T DE3485734D1 (de) | 1983-07-13 | 1984-07-13 | Halbleiterspeichergeraet. |
| EP84108240A EP0131930B1 (en) | 1983-07-13 | 1984-07-13 | Semiconductor memory device |
| KR2019890021522U KR900002517Y1 (ko) | 1983-07-13 | 1989-12-28 | 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126233A JPS6018899A (ja) | 1983-07-13 | 1983-07-13 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6018899A true JPS6018899A (ja) | 1985-01-30 |
Family
ID=14930075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58126233A Pending JPS6018899A (ja) | 1983-07-13 | 1983-07-13 | 半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6018899A (ja) |
| KR (1) | KR850001610A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61185114A (ja) * | 1985-02-13 | 1986-08-18 | 三菱農機株式会社 | 施肥機における肥料供給装置 |
| US4752914A (en) * | 1984-05-31 | 1988-06-21 | Fujitsu Limited | Semiconductor integrated circuit with redundant circuit replacement |
| JPH02297646A (ja) * | 1989-05-12 | 1990-12-10 | Matsushita Electric Ind Co Ltd | 記憶装置 |
| US5263335A (en) * | 1991-07-12 | 1993-11-23 | Mitsubishi Denki Kabushiki Kaisha | Operation controller for air conditioner |
| US7130931B2 (en) * | 2003-06-18 | 2006-10-31 | International Business Machines Corporation | Method, system, and article of manufacture for selecting replication volumes |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5671900A (en) * | 1979-11-12 | 1981-06-15 | Mitsubishi Electric Corp | Random access memory |
| JPS57210500A (en) * | 1981-06-19 | 1982-12-24 | Mitsubishi Electric Corp | Semiconductor storage device |
| JPS58105496A (ja) * | 1981-12-17 | 1983-06-23 | Toshiba Corp | 半導体集積回路 |
-
1983
- 1983-07-13 JP JP58126233A patent/JPS6018899A/ja active Pending
-
1984
- 1984-06-29 KR KR1019840003760A patent/KR850001610A/ko not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5671900A (en) * | 1979-11-12 | 1981-06-15 | Mitsubishi Electric Corp | Random access memory |
| JPS57210500A (en) * | 1981-06-19 | 1982-12-24 | Mitsubishi Electric Corp | Semiconductor storage device |
| JPS58105496A (ja) * | 1981-12-17 | 1983-06-23 | Toshiba Corp | 半導体集積回路 |
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|---|---|---|---|---|
| US4752914A (en) * | 1984-05-31 | 1988-06-21 | Fujitsu Limited | Semiconductor integrated circuit with redundant circuit replacement |
| JPS61185114A (ja) * | 1985-02-13 | 1986-08-18 | 三菱農機株式会社 | 施肥機における肥料供給装置 |
| JPH02297646A (ja) * | 1989-05-12 | 1990-12-10 | Matsushita Electric Ind Co Ltd | 記憶装置 |
| US5263335A (en) * | 1991-07-12 | 1993-11-23 | Mitsubishi Denki Kabushiki Kaisha | Operation controller for air conditioner |
| US7130931B2 (en) * | 2003-06-18 | 2006-10-31 | International Business Machines Corporation | Method, system, and article of manufacture for selecting replication volumes |
Also Published As
| Publication number | Publication date |
|---|---|
| KR850001610A (ko) | 1985-03-30 |
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