JPH054760B2 - - Google Patents

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JPH054760B2
JPH054760B2 JP61133782A JP13378286A JPH054760B2 JP H054760 B2 JPH054760 B2 JP H054760B2 JP 61133782 A JP61133782 A JP 61133782A JP 13378286 A JP13378286 A JP 13378286A JP H054760 B2 JPH054760 B2 JP H054760B2
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔概要〕 本発明は、欠陥メモリ・セルを冗長メモリ・セ
ルに切り替え可能であるようにした半導体記憶装
置に於いて、欠陥メモリ・セル・アドレス発生回
路に於ける２本の多結晶シリコン・ヒユーズにそ
れぞれトランジスタを並列接続し、それ等トラン
ジスタを必要に応じて導通させ得るようにしたこ
とに依り、前記２本の多結晶シリコン・ヒユーズ
が両方とも完全に溶断されているのかどうか、ま
た、いずれか１本のみが溶断されているとした場
合には、どちらかが溶断されていないのか等を容
易に確認できるようにしたものである。
〔産業上の利用分野〕
本発明は、冗長メモリ・セルを有し、欠陥メモ
リ・セルが発生した際、該欠陥メモリ・セルを前
記冗長メモリ・セルに代替する機能をもつ半導体
記憶装置の改良に関する。
〔従来の技術〕
前記の如き半導体記憶装置に於いては、メモ
リ・セル・アレイに余分の行及び列を設けてお
き、例えば、半導体チツプの選別中に欠陥メモ
リ・セルが発見されたとき、それを余分の行及び
列で代替することに依つて製造歩留りを向上する
ことができる。
具体的には、欠陥メモリ・セルが発見された場
合、そのアドレスをプログラムしておき、メモリ
を正規にアクセスして、アドレスが前記プログラ
ムされた欠陥メモリ・セルのアドレスと一致した
場合、その欠陥メモリ・セルへのアクセス・パス
を遮断し、プログラムされた前記余分の行及び列
に於ける冗長メモリ・セルをアクセスするように
している。
欠陥メモリ・セルのアドレスをプログラムする
には、欠陥メモリ・セル・アドレス発生回路に於
ける多結晶シリコンからなるヒユーズを溶断する
ことに依つて行つている。
即ち、若し、アドレスが５桁で表されるものと
した場合、１桁に対して１本の多結晶シリコン・
ヒユーズを対応させ、それ等を選択的に溶断する
ことでプログラムするようにしている。
ところが、この従来の技術に於けるように、１
本の多結晶シリコン・ヒユーズが溶断されている
か否かに依つてプログラムを行うことは信頼性の
面で問題がある。
通常、多結晶シリコン・ヒユーズを溶断するに
は、例えば、大きな電流を流したり、或いは、レ
ーザ・ビームを照射して焼き切るなどの手段を採
つている。
然しながら、そのようにしてプログラムを行つ
ても、一度切断された多結晶シリコン・ヒユーズ
が再び接続されてしまう、所謂、グロー・バツク
（grow back）なる現象を発生する場合がある。
このようになると、欠陥メモリ・セルに対する
冗長モードは非冗長モードになつてしまい、冗長
メモリ・セルは役に立たない。
そこで、１桁に２本の多結晶シリコン・ヒユー
ズを対応させ、溶断するプログラムの場合には２
本共に溶断操作を行い、その論理和（OR）を採
ることに依り、冗長のプログラムがなされたのか
否かの判定を行つている。即ち、２本の多結晶シ
リコン・ヒユーズが完全に溶断されている場合は
勿論のこと、何れか１本の多結晶シリコン・ヒユ
ーズが溶断され、且つ、残り１本の多結晶シリコ
ン・ヒユーズがグロー・バツクされている場合に
も冗長のプログラムがなされていると判定するよ
うにしている。
〔発明が解決しようとする問題点〕
前記説明した２本の多結晶シリコン・ヒユーズ
を用いる従来技術に依ると、冗長指定がなされた
か否かの判定に対する信頼性は非常に向上する。
ところで、実際のプログラムに於いては、不良
解析を行いつつ進行させ、そして、若し、プログ
ラム不良が発見されれば、再度、プログラムを実
施することが可能である。
そのように、不良解析を行いつつプログラムを
実行する場合、多結晶シリコン・ヒユーズが１本
であれば簡単であるが、前記のように、２本の場
合には、２本とも溶断されているのか、また、何
れか１本のみが溶断されているのかは判断できな
い。２本とも完全に溶断されていれば、使用中に
発生するグロー・バツクの影響で、冗長モードが
非冗長モードに切り替えられてしまう虞は少ない
が、一本のみが溶断されている場合には、最初か
ら多結晶シリコン・ヒユーズを１本にした場合と
大差ないような状態になつてしまう。
本発明は、２本の多結晶シリコン・ヒユーズの
うち、いずれか一方が完全に溶断されずに残つた
場合、或いは、使用中にグロー・バツクが発生し
た場合、それがどちらであるのか簡単に確認でき
るようにする。
〔問題点を解決するための手段〕
本発明に依る半導体記憶装置に於いては、欠陥
メモリ・セルが発生した場合に切り替え使用可能
な冗長メモリ・セルを有するメモリ・セル・アレ
イと、アドレスの１桁に２本の多結晶シリコン・
ヒユーズ（例えば多結晶シリコン・ヒユーズＦ１
及びＦ２）及びそれ等多結晶シリコン・ヒユーズ
にそれぞれ別個に並列接続され制御信号（トラン
ジスタ駆動用信号Ｘ，Ｙ）に依つて選択的にオ
ン・オフされるトランジスタ（例えばトランジス
タＱ１及びＱ２）を対応させ前記２本の多結晶シ
リコン・ヒユーズが両方とも非切断状態であれば
第一の論理レベルのアドレス信号を、また、少な
くとも１本の多結晶シリコン・ヒユーズが切断状
態であれば第二の論理レベルのアドレス信号をそ
れぞれ発生する欠陥メモリ・セル・アドレス発生
回路とを備えてなる構成になつている。
〔作用〕
前記手段を採ることに依り、冗長機能を発揮さ
せる為のプログラムを行つた場合、前記２本の多
結晶シリコン・ヒユーズが両方とも完全に溶断さ
れているのかどうか、また、いずれか１本のみが
溶断されているとした場合には、どちらが溶断さ
れていないのか等を前記並列接続されたトランジ
スタを導通させることに依り、簡単且つ容易に確
認することができる。
〔実施例〕
第１図Ａ及びＢは本発明一実施例を説明する為
の要部回路説明図である。尚、図では、主として
欠陥メモリ・セル・アドレス発生回路を表してあ
り、半導体記憶装置に於いて、当然、備えている
べきメモリ・セル・アレイなどは省略してある。
図に於いて、Ｆ１及びＦ２は多結晶シリコン・
ヒユーズ、Ｑ１乃至Ｑ８はトランジスタ、IV１
及びIV２はインバータ、PDはヒユーズ切断用パ
ツド、OGはORゲート、VCCは正側電源レベル、
Ｓ及びはプログラム信号、Ｘ及びＹはトランジ
スタＱ１及びＱ２の制御信号である駆動用信号、
Ａ及びＢはインバータIV１及びIV２の出力信号
をそれぞれ示している。
本実施例に於いて、プログラムを行う場合、先
ず、回路にプログラム信号Ｓ（“Ｈ”レベル）及び
Ｓ（“Ｌ”レベル）を印加する。ヒユーズ切断用
パツドPDには正側電源レベルVCCよりも高い高
電圧を印加する。デイプレツシヨン型のｎチヤネ
ル・トランジスタＱ３及びＱ４はゲート電圧がソ
ース電圧よりも低くなるのでオフとなり、回路と
正側電源とが切り離され、また、トランジスタＱ
５及びＱ６はエンハンスメント型のｎチヤネル・
トランジスタであるから電流を流し得る状態にな
る。
次いで、ヒユーズ切断用パツドPDに高電圧を
印加して大きな電流を流し、多結晶シリコン・ヒ
ユーズＦ１及びＦ２を溶断する。この場合、前記
したように、トランジスタＱ３及びＱ４がオフに
なつているから、正側電源がヒユーズ切断用パツ
ドPDに接続された電源の影響を受けることあな
い。
その後、プログラム信号Ｓ及びの印加を停止
すると、トランジスタＱ３及びＱ４はオン、トラ
ンジスタＱ５及びＱ６はオフとなり、回路には正
側電源レベルVCCが印加された状態となる。
例えば、ヒユーズＦ１及びＦ２が完全に溶断さ
れるか、グロー・バツクを生じていなければ、イ
ンバータIV１及びIV２の出力Ａ及びＢはハイ・
レベル（“Ｈ”レベル）であり、従つて、それ等
のORを採ると“Ｈ”レベルになるので、その場
合は冗長有り、即ち、冗長機能を発揮させる為の
プログラムが行なわれたものと判定する。
また、ヒユーズＦ１及びＦ２の何れか一本が溶
断されていないか、グロー・バツクを生じていれ
ば、インバータIV１及びIV２の出力Ａ及びＢの
何れか一方が“Ｈ”レベル、他方がロー・レベル
（“Ｌ”レベル）であるが、それ等のORを採ると
“Ｈ”レベルになるので、その場合も冗長有りと
判定される。
更にまた、ヒユーズＦ１及びＦ２を溶断してい
なければ、インバータIV１及びIV２の出力Ａ及
びＢは何れも“Ｌ”レベルであるから、それ等の
ORを採ると“Ｌ”レベルになるので、その場合
は非冗長、即ち、冗長機能を発揮させる為のプロ
グラムが行われていないものと判定される。
ところで、前記のようにヒユーズＦ１及びＦ２
の何れか一方が溶断されていないか、グロー・バ
ツクを生じている場合、どちらのヒユーズである
のかを確認するのは、例えば、トランジスタ駆動
信号ＸをトランジスタＱ１のゲートに入力し、そ
こでORゲートOGの出力が“Ｌ”レベルになれ
ばヒユーズＦ２が切断されていないことになり、
また、トランジスタ駆動用信号Ｙをトランジスタ
Ｑ２のゲートに入力し、そこでORゲートOGの
出力が“Ｌ”レベルになればヒユーズＦ１が切断
されていないことになり、従つて、それ等の判断
は極めて容易である。
〔発明の効果〕
本発明に依る半導体記憶装置に於いては、欠陥
メモリ・セルが発生した場合に切り替え使用可能
な冗長メモリ・セルを有するメモリ・セル・アレ
イと、アドレスの１桁に２本の多結晶シリコン・
ヒユーズ（例えば多結晶シリコン・ヒユーズＦ１
及びＦ２）及びそれ等多結晶シリコン・ヒユーズ
にそれぞれ別個に並列接続され制御信号に依つて
選択的にオン・オフされるトランジスタを対応さ
せ前記２本の多結晶シリコン・ヒユーズが両方と
も非切断状態であれば第一の論理レベルのアドレ
ス信号を、また、少なくとも１本の多結晶シリコ
ン・ヒユーズが切断状態であれば第二の論理レベ
ルのアドレス信号をそれぞれ発生する欠陥メモ
リ・セル・アドレス発生回路とを備えてなる構成
になつている。
このような構成を採ることに依り、冗長機能を
発揮させる為のプログラムを行つた場合、前記２
本の多結晶シリコン・ヒユーズが両方とも完全に
溶断されているのかどうか、また、いずれか１本
のみが溶断されているとした場合には、どちらが
溶断されていないのか等を前記並列接続されたト
ランジスタを導通させることで簡単且つ容易に確
認することができる。
【図面の簡単な説明】
第１図Ａ及びＢは本発明一実施例を説明する為
の要部回路説明図である。 図に於いて、Ｆ１及びＦ２は多結晶シリコン・
ヒユーズ、Ｑ１乃至Ｑ８はトランジスタ、IV１
及びIV２はインバータ、PDはヒユーズ切断用パ
ツド、OGはORゲート、VCCは正側電源レベル、
Ｓ及びはプログラム信号、Ｘ及びＹはトランジ
スタＱ１及びＱ２の駆動用信号、Ａ及びＢはイン
バータIV１及びIV２の出力信号をそれぞれ示し
ている。

Claims (1)

  1. 【特許請求の範囲】 １ 欠陥メモリ・セルが発生した場合に切り替え
    使用可能な冗長メモリ・セルを有するメモリ・セ
    ル・アレイと、 アドレスの１桁に２本の多結晶シリコン・ヒユ
    ーズ及びそれ等多結晶シリコン・ヒユーズにそれ
    ぞれ別個に並列接続され制御信号（Ｘ、Ｙ）に依
    つて選択的にオン・オフされるトランジスタを対
    応させ前記２本の多結晶シリコン・ヒユーズが両
    方とも非切断状態であれば第一の論理レベルのア
    ドレス信号を、また、少なくとも１本の多結晶シ
    リコン・ヒユーズが切断状態であれば第二の論理
    レベルのアドレス信号をそれぞれ発生する欠陥メ
    モリ・セル・アドレス発生回路と を備えてなることを特徴とする半導体記憶装置。
JP61133782A 1986-06-11 1986-06-11 半導体記憶装置 Granted JPS62291799A (ja)

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Application Number Priority Date Filing Date Title
JP61133782A JPS62291799A (ja) 1986-06-11 1986-06-11 半導体記憶装置
US07/060,018 US4773046A (en) 1986-06-11 1987-06-09 Semiconductor device having fuse circuit and detecting circuit for detecting states of fuses in the fuse circuit
KR1019870005819A KR910001533B1 (ko) 1986-06-11 1987-06-09 휴즈회로와 그내의 휴즈상태 검출회로를 갖는 반도체장치
EP87108403A EP0252325B1 (en) 1986-06-11 1987-06-10 Semiconductor device having a fuse circuit and a detecting circuit for detecting the states of the fuses in the fuse circuit
DE8787108403T DE3775639D1 (de) 1986-06-11 1987-06-10 Halbleiteranordnung mit einer schmelzsicherungsschaltung und einer erkennungsschaltung, um schmelzsicherungszustaende in der schmelzsicherungsschaltung zu erkennen.

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EP (1) EP0252325B1 (ja)
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DE (1) DE3775639D1 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2633420B1 (fr) * 1988-06-28 1992-02-21 Schlumberger Ind Sa Support d'informations et systeme de gestion de tels supports
JPH0793037B2 (ja) * 1988-11-21 1995-10-09 三菱電機株式会社 半導体記憶装置
JPH081755B2 (ja) * 1989-06-26 1996-01-10 日本電気株式会社 置換アドレス判定回路
US5032708A (en) * 1989-08-10 1991-07-16 International Business Machines Corp. Write-once-read-once batteryless authentication token
FR2660795B1 (fr) * 1990-04-10 1994-01-07 Sgs Thomson Microelectronics Sa Circuit de detection de fusible.
JP2960752B2 (ja) * 1990-06-07 1999-10-12 シャープ株式会社 半導体記憶装置
KR940008213B1 (ko) * 1991-12-31 1994-09-08 현대전자산업 주식회사 컬럼 리페어의 입출력 선택회로
US5539402A (en) * 1992-08-03 1996-07-23 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration System for memorizing maximum values
US5422850A (en) * 1993-07-12 1995-06-06 Texas Instruments Incorporated Semiconductor memory device and defective memory cell repair circuit
JPH0793172A (ja) * 1993-09-24 1995-04-07 Nec Corp 冗長ブロック切り替え回路
US5404049A (en) * 1993-11-02 1995-04-04 International Business Machines Corporation Fuse blow circuit
US6188239B1 (en) * 1996-08-12 2001-02-13 Micron Technology, Inc. Semiconductor programmable test arrangement such as an antifuse to ID circuit having common access switches and/or common programming switches
DE19755384C2 (de) * 1997-12-12 2000-05-04 Siemens Ag System zum Trimmen elektronischer Bauelemente oder Sensoren
KR100287541B1 (ko) 1998-05-29 2001-04-16 윤종용 반도체 메모리 장치의 리던던시 디코더 인에이블회로
JP2002109900A (ja) 2000-09-28 2002-04-12 Mitsubishi Electric Corp 半導体装置、および半導体記憶装置のテスト方法
US6373771B1 (en) 2001-01-17 2002-04-16 International Business Machines Corporation Integrated fuse latch and shift register for efficient programming and fuse readout
WO2003096353A1 (en) * 2002-05-08 2003-11-20 Semtech Corporation Method and apparatus for improving the reliability of the reading of integrated circuit fuses
DE10319273B4 (de) 2003-04-29 2008-11-06 Infineon Technologies Ag Verfahren und Vorrichtung zum Bewerten und Nachprogrammieren von einmal programmierbaren Zellen
WO2005015567A1 (de) * 2003-07-29 2005-02-17 Infineon Technologies Ag Nichtflüchtiges speicherelement mit erhöhter datensicherheit
US7289382B2 (en) * 2003-12-23 2007-10-30 Intel Corporation Rewritable fuse memory
JP2007172720A (ja) * 2005-12-21 2007-07-05 Nec Electronics Corp 半導体装置、半導体記憶装置、制御信号生成方法、及び救済方法
US7514982B2 (en) 2006-08-31 2009-04-07 Micron Technology, Inc. Methods, devices and systems for sensing the state of fuse devices
KR100921830B1 (ko) * 2007-12-27 2009-10-16 주식회사 하이닉스반도체 반도체 메모리 장치의 퓨즈 모니터링 회로
KR100921831B1 (ko) 2007-12-27 2009-10-16 주식회사 하이닉스반도체 반도체 메모리 장치의 퓨즈 모니터링 회로

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59117798A (ja) * 1982-12-24 1984-07-07 Mitsubishi Electric Corp 半導体メモリ装置
JPS60103594A (ja) * 1983-11-10 1985-06-07 Fujitsu Ltd 情報記憶回路
JPS6134799A (ja) * 1984-07-26 1986-02-19 Fujitsu Ltd 半導体集積回路装置
JPS61123100A (ja) * 1984-11-20 1986-06-10 Fujitsu Ltd 半導体記憶装置
US4734885A (en) * 1985-10-17 1988-03-29 Harris Corporation Programming arrangement for programmable devices

Also Published As

Publication number Publication date
EP0252325B1 (en) 1992-01-02
EP0252325A2 (en) 1988-01-13
JPS62291799A (ja) 1987-12-18
DE3775639D1 (de) 1992-02-13
EP0252325A3 (en) 1990-01-31
US4773046A (en) 1988-09-20
KR880000974A (ko) 1988-03-30
KR910001533B1 (ko) 1991-03-15

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