JPH02224332A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02224332A JPH02224332A JP4559289A JP4559289A JPH02224332A JP H02224332 A JPH02224332 A JP H02224332A JP 4559289 A JP4559289 A JP 4559289A JP 4559289 A JP4559289 A JP 4559289A JP H02224332 A JPH02224332 A JP H02224332A
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- JP
- Japan
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- input
- wiring
- semiconductor device
- output pad
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- Pending
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置に関する。特に、高信頼性Ａ Ｓ
Ｉ Ｃ（Ａｐｐｌｉｃａｔｉｏｎ−Ｓｐｅｃｉｆｉｃ
−Ｉｎｔｅｇｒａｔｅｄ−Ｃｉｒｃｕｉｔ ）半導体装
置において有効である。
Ｉ Ｃ（Ａｐｐｌｉｃａｔｉｏｎ−Ｓｐｅｃｉｆｉｃ
−Ｉｎｔｅｇｒａｔｅｄ−Ｃｉｒｃｕｉｔ ）半導体装
置において有効である。
［従来の技術Ｊ
従来、ＡＳＩＣ半導体装置の入力−出力構造（以下、入
出力パッド領域と言う）は、Ｎ、 Ｈ，Ｅ。
出力パッド領域と言う）は、Ｎ、 Ｈ，Ｅ。
Ｗｅｓｔｅ、 Ｋ、 Ｅｓｈｒａｇｈｉａｎ著、 ”Ｐ
ｒ１ｎｃｉｐｌｅｓ ｏｆ ＣＬＩＯ３ＶＬＳＩ Ｄｅ
ｓｉｇｎ ： Ａ Ｓｙｓｔｅｍｓ ＰｅｒＳｐｅｃｔ
ｉｖｅ Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ Ｐｕｂｌｉｓ
ｈｉｎｇ （：ｏｍｐａｎｙ、Ｉｎｃ、 （１９８５１
”に述べであるごとく、パッドから電源線への配線の大
きさを小さくする理由は全くなく、パッドからチップへ
太い配線が伸び、また、Ｖ ｏｎ、Ｖ ｇｇの太い配線
が該入出力パッド領域を横切っていた。
ｒ１ｎｃｉｐｌｅｓ ｏｆ ＣＬＩＯ３ＶＬＳＩ Ｄｅ
ｓｉｇｎ ： Ａ Ｓｙｓｔｅｍｓ ＰｅｒＳｐｅｃｔ
ｉｖｅ Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ Ｐｕｂｌｉｓ
ｈｉｎｇ （：ｏｍｐａｎｙ、Ｉｎｃ、 （１９８５１
”に述べであるごとく、パッドから電源線への配線の大
きさを小さくする理由は全くなく、パッドからチップへ
太い配線が伸び、また、Ｖ ｏｎ、Ｖ ｇｇの太い配線
が該入出力パッド領域を横切っていた。
集積回路（以下、ＩＣと言う）の高集積化に伴ない、チ
ップが増大し、樹脂パッケージの増大、及びＡ１２合金
配線の多層化が進むにつれて、Ａ℃（またはＡβ合金）
の熱膨張及び樹脂パッケージの熱膨張に寄因する熱応力
がｒＣの信頼性を損ねるようになる。特に、設計手法の
簡易さ及び外部信号との接続の容易さから、チップ外周
部に設置された入出力パッド領域では、樹脂による熱応
力の影響が最も強い、このため、チップ外周部の入出力
領域のＡｌ配線パターンエツジには、Ａｌ配線自身と樹
脂の熱応力が集中、眉間絶縁膜にクラックが生じ、クラ
ック中をＡｌ２がストレスマイグレーションし、ショー
トや断線の不良が多発する。
ップが増大し、樹脂パッケージの増大、及びＡ１２合金
配線の多層化が進むにつれて、Ａ℃（またはＡβ合金）
の熱膨張及び樹脂パッケージの熱膨張に寄因する熱応力
がｒＣの信頼性を損ねるようになる。特に、設計手法の
簡易さ及び外部信号との接続の容易さから、チップ外周
部に設置された入出力パッド領域では、樹脂による熱応
力の影響が最も強い、このため、チップ外周部の入出力
領域のＡｌ配線パターンエツジには、Ａｌ配線自身と樹
脂の熱応力が集中、眉間絶縁膜にクラックが生じ、クラ
ック中をＡｌ２がストレスマイグレーションし、ショー
トや断線の不良が多発する。
かかる従来のＡＳＩＣ半導体装置の不具合を回避し、高
信頼性なＡＳＩＣ半導体装置を、コストや設計工数を最
小限にして提供することを目的とする。
信頼性なＡＳＩＣ半導体装置を、コストや設計工数を最
小限にして提供することを目的とする。
本発明では、ＡＳＩＣ半導体装置では、汎用性を持ち、
しかも、セル数が限られた、Ｖａ。、■□、入力、出力
パッドなどからなる入出力パッド領域を、樹脂の熱応力
の大きいチップ周辺に配置し、該入出力パッド領域のＡ
βまたはＡｊ２合金配線層には、スリットやホールを形
成することにより、単位長さのＡβパターン端に加わる
、Ａｌ自身と樹脂の熱応力を緩和する。入出力パッド領
域はセル数が限られているので、設計工数の増加は最小
限に抑えることができる。また、入出力パッド領域は、
Ａｌ配線層が単純で１本数も少な（、スリットやホール
形成によりＡｌ配線幅が増加したとしても、セルサイズ
やチップサイズに与える影響は少なく、コストアップも
生じない。
しかも、セル数が限られた、Ｖａ。、■□、入力、出力
パッドなどからなる入出力パッド領域を、樹脂の熱応力
の大きいチップ周辺に配置し、該入出力パッド領域のＡ
βまたはＡｊ２合金配線層には、スリットやホールを形
成することにより、単位長さのＡβパターン端に加わる
、Ａｌ自身と樹脂の熱応力を緩和する。入出力パッド領
域はセル数が限られているので、設計工数の増加は最小
限に抑えることができる。また、入出力パッド領域は、
Ａｌ配線層が単純で１本数も少な（、スリットやホール
形成によりＡｌ配線幅が増加したとしても、セルサイズ
やチップサイズに与える影響は少なく、コストアップも
生じない。
【実 施 例Ｊ
以下、実施例を用いて説明する。第１〜第４図は１本発
明による半導体装置の平面図を示す、第１図は、本発明
で用いたスタンダードセルシステムの配置図で１機能ブ
ロック２、セル３．３′配ＩＪＩ４、及び、入出力パッ
ド領域１から形成される。第２図は、本発明で用いたゲ
ートアレイシステムの配置図で、セル１２、配！１１３
、及び、入出力パッド領域１１から形成される。第１．
２図どちらにおいても、チップ外周部に入出力パッド領
域を形成することを特徴としている。さらに、本発明で
は、該入出力パッド領域（１，１１）のＡｌ２またはＡ
ｌ２合金配線には、スリットあるいはホールが形成され
、他のチップ内部領域には該スリットや該ホール形成が
無いことを特徴としている。
明による半導体装置の平面図を示す、第１図は、本発明
で用いたスタンダードセルシステムの配置図で１機能ブ
ロック２、セル３．３′配ＩＪＩ４、及び、入出力パッ
ド領域１から形成される。第２図は、本発明で用いたゲ
ートアレイシステムの配置図で、セル１２、配！１１３
、及び、入出力パッド領域１１から形成される。第１．
２図どちらにおいても、チップ外周部に入出力パッド領
域を形成することを特徴としている。さらに、本発明で
は、該入出力パッド領域（１，１１）のＡｌ２またはＡ
ｌ２合金配線には、スリットあるいはホールが形成され
、他のチップ内部領域には該スリットや該ホール形成が
無いことを特徴としている。
第３，４図は、各々Ａβ配線−層、へβ配線２層の場合
の、本発明による出力パッド領域の平面図である。第３
図では、Ｖｏｏパス２３．Ｖｏｏパッド２１、Ｖｏｏ配
線２２．及び、Ｖｓｓバス２４は。
の、本発明による出力パッド領域の平面図である。第３
図では、Ｖｏｏパス２３．Ｖｏｏパッド２１、Ｖｏｏ配
線２２．及び、Ｖｓｓバス２４は。
Ａｌ２−層から成り、ＶＩＩＯ配線２２と交差するＶ。
バス領域２５は、ポリシリコンで形成され、コンタクト
ホール２６で接続されている。、ｌ配線領域には、スリ
ット２７が形成され、Ａβ自身と樹脂による熱応力を緩
和し、特定場所（例えばＡｌパターン端）への応力集中
を回避している。第４図では、Ｖｌｌバス３４がＡβ第
−層で形成され、Ｖｏｏバッド３１、及ＣＦ Ｖ ｏｏ
ハ；Ｌ、 ３２．３３はＡｌ第二層で形成された出力パ
ッドである。第一、二層のＡｌ配線には、各々スリット
３５、スリット３６が形成され、熱応力が特定の場所（
例えば、第−層Ａｇ配線と第２層Ａｌ配線とが交差する
Ａβ配線のパターン端）への集中を回避している。
ホール２６で接続されている。、ｌ配線領域には、スリ
ット２７が形成され、Ａβ自身と樹脂による熱応力を緩
和し、特定場所（例えばＡｌパターン端）への応力集中
を回避している。第４図では、Ｖｌｌバス３４がＡβ第
−層で形成され、Ｖｏｏバッド３１、及ＣＦ Ｖ ｏｏ
ハ；Ｌ、 ３２．３３はＡｌ第二層で形成された出力パ
ッドである。第一、二層のＡｌ配線には、各々スリット
３５、スリット３６が形成され、熱応力が特定の場所（
例えば、第−層Ａｇ配線と第２層Ａｌ配線とが交差する
Ａβ配線のパターン端）への集中を回避している。
このため、本発明ではＡβ自身と樹脂の応力集中を回避
し、熱応力によって発生するＩＣ半導体装置の信頼性上
の不具合が生じない、また、本発明では、設計工数を増
加させるＡｌ２のスリットやホール形成が、セル数が少
なく限定され、かつ、汎用性のある入出力パッド領域だ
けに限られるので、設計工数の増大はほとんど無い、ま
た、本発明では、内部の配線４．１３は、Ａβスリット
形成の必要がなく、設計工数は従来と変わらず、納期遅
延は無い、さらに、入出力領域の／ｌ配線は余裕度（ス
ペース領域）が広く、Ａｌスリットまたはホール形成に
よるＡｌ幅の増加により、入出力パッド領域サイズの増
加は無い（スペース領域が狭くなる）。
し、熱応力によって発生するＩＣ半導体装置の信頼性上
の不具合が生じない、また、本発明では、設計工数を増
加させるＡｌ２のスリットやホール形成が、セル数が少
なく限定され、かつ、汎用性のある入出力パッド領域だ
けに限られるので、設計工数の増大はほとんど無い、ま
た、本発明では、内部の配線４．１３は、Ａβスリット
形成の必要がなく、設計工数は従来と変わらず、納期遅
延は無い、さらに、入出力領域の／ｌ配線は余裕度（ス
ペース領域）が広く、Ａｌスリットまたはホール形成に
よるＡｌ幅の増加により、入出力パッド領域サイズの増
加は無い（スペース領域が狭くなる）。
〔発明の効果１
以上説明したように１本発明の半導体装置によれば、コ
スト増加及び納期遅延なしに、高信頼性なＡＳＩＣ半導
体装置を提供する。
スト増加及び納期遅延なしに、高信頼性なＡＳＩＣ半導
体装置を提供する。
なお１本発明の実施例ではＶｏｏパッド領域について説
明したが、入力パッド、３値バツド、双方向パッド、そ
の他の入出力パッド領域についても同じ事が言λる。
明したが、入力パッド、３値バツド、双方向パッド、そ
の他の入出力パッド領域についても同じ事が言λる。
第１図は本発明によるスタンダードセルシステム図、第
２図は本発明によるゲートアレイシステム図、第３図は
本発明によるＡｌ２−層Ｖｔ１Ｏパッドを示す図、第４
図は本発明によるＡｆｆ二層Ｖｏｏパッドを示す図。 ｌ 、 １ ｌ 、 ２ ・ ・ ・ ・ ３、３′ ４、１３ ・ ２１、 ３１ ・ ２２、２３． ２４、３４ ・ ２５ ・ ・ ・ ・ ２６ ・ ・ ・ ・ ２７、３５、 ｌ ２ ・ ・ ・ ・ ３２、３３ ・ ３６ ・ ・ ・ ・ ・入出力パッド領域 ・機能セル ・セル ・配線 ・Ｖｏｏパッド ・ＶＯＯバス ・Ｖ廖８バス ・ポリシリコン ・コンタクトホール ・Ａｅｌｓｉ！線層のスリ ／ｌＡ ′ｔ１０ ￥２１図 ット 出願人 セイコーエプソン株式会社
２図は本発明によるゲートアレイシステム図、第３図は
本発明によるＡｌ２−層Ｖｔ１Ｏパッドを示す図、第４
図は本発明によるＡｆｆ二層Ｖｏｏパッドを示す図。 ｌ 、 １ ｌ 、 ２ ・ ・ ・ ・ ３、３′ ４、１３ ・ ２１、 ３１ ・ ２２、２３． ２４、３４ ・ ２５ ・ ・ ・ ・ ２６ ・ ・ ・ ・ ２７、３５、 ｌ ２ ・ ・ ・ ・ ３２、３３ ・ ３６ ・ ・ ・ ・ ・入出力パッド領域 ・機能セル ・セル ・配線 ・Ｖｏｏパッド ・ＶＯＯバス ・Ｖ廖８バス ・ポリシリコン ・コンタクトホール ・Ａｅｌｓｉ！線層のスリ ／ｌＡ ′ｔ１０ ￥２１図 ット 出願人 セイコーエプソン株式会社
Claims (2)
- （１）ゲートアレイ、または、スタンダードセルにより
構成される集積回路半導体装置において、該ＩＣの入力
−出力構造が、チップ外周領域に設置され、該入力−出
力構造のＡｌまたはＡｌ合金配線層には、スリットまた
はホールが形成されてなることを特徴とする半導体装置
。 - （２）該集積回路の入力−出力構造以外のチップ内部領
域に配置されたスタンダードセル領域のＡｌまたはＡｌ
合金配線層には、該スリットやホールが存在しないこと
を特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4559289A JPH02224332A (ja) | 1989-02-27 | 1989-02-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4559289A JPH02224332A (ja) | 1989-02-27 | 1989-02-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224332A true JPH02224332A (ja) | 1990-09-06 |
Family
ID=12723621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4559289A Pending JPH02224332A (ja) | 1989-02-27 | 1989-02-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224332A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03196631A (ja) * | 1989-12-26 | 1991-08-28 | Sanyo Electric Co Ltd | 半導体集積回路 |
-
1989
- 1989-02-27 JP JP4559289A patent/JPH02224332A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03196631A (ja) * | 1989-12-26 | 1991-08-28 | Sanyo Electric Co Ltd | 半導体集積回路 |
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