JPH02224368A - 入力保護回路 - Google Patents
入力保護回路Info
- Publication number
- JPH02224368A JPH02224368A JP1046253A JP4625389A JPH02224368A JP H02224368 A JPH02224368 A JP H02224368A JP 1046253 A JP1046253 A JP 1046253A JP 4625389 A JP4625389 A JP 4625389A JP H02224368 A JPH02224368 A JP H02224368A
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- JP
- Japan
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- pulses
- input
- varistor
- lsi
- voltage
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳ ＬＳＩの取扱中に発生する静電気
などが原因でＬＳＩが破壊されるのを防止するための入
力保護回路に関し、特にボンディングパッド直下に薄膜
バリスタを形成したものに関する。
などが原因でＬＳＩが破壊されるのを防止するための入
力保護回路に関し、特にボンディングパッド直下に薄膜
バリスタを形成したものに関する。
最近のメカトロニクス等の進歩によりＬＳＩの適用範囲
は従来の電気的に優れた環境からノイズや外乱の多い悪
環境へと広がっており、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａ
ｇｎｅｔｉｃ Ｉｎｆｌｕｅｎｃｅ）に起因するパルス
や、ＬＳＩの取扱中に発生する静電気などが原因で発生
するＥ Ｓ Ｄ （Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉ
ｓｃｈａｒｇｅ）パルスなどに遭遇する機会が増してい
る。これらのパルスがＬＳＩに加わると、場合によって
は内部回路に損傷や破損が生じるため、これを防止する
ために入力保護回路が設けられている。とりわけゲート
電極の直下に数百オングストローム程度の薄い酸化膜を
持ち、入力インピーダンスの高いＭＯＳトランジスタに
よってなるＭＯＳ ＬＳＩにあっては入力保護回路は
重要である。一方、ＬＳＩの高集積化に伴い、入力保護
回路はシリコン基板上にあってできるだけ狭い占有面積
でかつ高性能であることが求められている。
は従来の電気的に優れた環境からノイズや外乱の多い悪
環境へと広がっており、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａ
ｇｎｅｔｉｃ Ｉｎｆｌｕｅｎｃｅ）に起因するパルス
や、ＬＳＩの取扱中に発生する静電気などが原因で発生
するＥ Ｓ Ｄ （Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉ
ｓｃｈａｒｇｅ）パルスなどに遭遇する機会が増してい
る。これらのパルスがＬＳＩに加わると、場合によって
は内部回路に損傷や破損が生じるため、これを防止する
ために入力保護回路が設けられている。とりわけゲート
電極の直下に数百オングストローム程度の薄い酸化膜を
持ち、入力インピーダンスの高いＭＯＳトランジスタに
よってなるＭＯＳ ＬＳＩにあっては入力保護回路は
重要である。一方、ＬＳＩの高集積化に伴い、入力保護
回路はシリコン基板上にあってできるだけ狭い占有面積
でかつ高性能であることが求められている。
−ａにＬＳＩに加わるパルスには電圧が高くて立上りも
鋭いがエネルギーはさほど高くないものと、電圧が低く
立上りも鋭くないがエネルギーが大きなパルスの２種類
の存在が知られている。ここでは前者を高電圧パルス、
後者を高エネルギーパルスと呼ぶことにする。
鋭いがエネルギーはさほど高くないものと、電圧が低く
立上りも鋭くないがエネルギーが大きなパルスの２種類
の存在が知られている。ここでは前者を高電圧パルス、
後者を高エネルギーパルスと呼ぶことにする。
さて、従来の入力保護回路は次のような構造を有してい
る。第４図は例えば特開昭５８−２１８１７０号公報に
示された従来の入力保護回路である。以下の説明におい
てはＳｔ基板がＰ形である場合について述べるが、Ｎ形
の場合であっても同様の考えに基づいて説明できる０図
において、１０はアルミ製ボンディングパッド、１０ａ
はアルミ配線、２０はコンタクトホール、２１はＮ形の
拡散抵抗、２２ａは内部回路のトランジスタのドレイン
、２２ｂは同ソース、２２ｃは同ゲート、２３は内部回
路のアルミ配線、２４は以上の各要素を集めてなる入力
保護回路である。この入力保護回路は第５図に示すよう
な等価回路で表わすことができる０図において、１０は
アルミ製ボンディングパッド、１６は入力パルスから保
護されるべき内部回路のＭｏ３）ランジスタ、１７はア
ルミ配線、２１はＮ形の拡散抵抗、２２はＮ形の拡散抵
抗とＰ形のＳｉ基板間で形成される容量成分、２３はこ
の容量成分２２と同様に拡散抵抗とＳｉ基板間で形成さ
れるダイオードである。
る。第４図は例えば特開昭５８−２１８１７０号公報に
示された従来の入力保護回路である。以下の説明におい
てはＳｔ基板がＰ形である場合について述べるが、Ｎ形
の場合であっても同様の考えに基づいて説明できる０図
において、１０はアルミ製ボンディングパッド、１０ａ
はアルミ配線、２０はコンタクトホール、２１はＮ形の
拡散抵抗、２２ａは内部回路のトランジスタのドレイン
、２２ｂは同ソース、２２ｃは同ゲート、２３は内部回
路のアルミ配線、２４は以上の各要素を集めてなる入力
保護回路である。この入力保護回路は第５図に示すよう
な等価回路で表わすことができる０図において、１０は
アルミ製ボンディングパッド、１６は入力パルスから保
護されるべき内部回路のＭｏ３）ランジスタ、１７はア
ルミ配線、２１はＮ形の拡散抵抗、２２はＮ形の拡散抵
抗とＰ形のＳｉ基板間で形成される容量成分、２３はこ
の容量成分２２と同様に拡散抵抗とＳｉ基板間で形成さ
れるダイオードである。
本回路はＭＯＳトランジスタ１６のゲート酸化膜を保護
するため、ボンディングパッド・１０とＭｏＳトランジ
スタのゲートとの間にＮ形拡散抵抗２１を形成すること
によって、拡散抵抗とＳｉ基板間に形成される容量成分
２２と拡散抵抗２１自身の抵抗値との組み合わせ、即ち
容量Ｃと抵抗Ｒとの積で表わされる時定数により、入力
端子に加わる過大電圧波形を鈍化させて過大電圧の影響
を除去しつつ、拡散抵抗とＳｉ基板間に容量成分ととも
に形成されるダイオード２３の逆方向の降伏特性を利用
して過大電圧をクリップすることによってＭｏ３）ラン
ジスタのゲートを保護している。
するため、ボンディングパッド・１０とＭｏＳトランジ
スタのゲートとの間にＮ形拡散抵抗２１を形成すること
によって、拡散抵抗とＳｉ基板間に形成される容量成分
２２と拡散抵抗２１自身の抵抗値との組み合わせ、即ち
容量Ｃと抵抗Ｒとの積で表わされる時定数により、入力
端子に加わる過大電圧波形を鈍化させて過大電圧の影響
を除去しつつ、拡散抵抗とＳｉ基板間に容量成分ととも
に形成されるダイオード２３の逆方向の降伏特性を利用
して過大電圧をクリップすることによってＭｏ３）ラン
ジスタのゲートを保護している。
この効果を有効に活かすためには抵抗もしくは容量の値
を大きくするほど良いが、通常のＬＳＩ製造プロセスに
おいて容量成分を増すには拡散抵抗部とＳｔ基板双方の
接合部の不純物濃度勾配を急峻とするか、大面積の拡散
抵抗層を作るかのいずれかである。しかしながら不純物
濃度を変えるには特別のプロセスを必要とするし、限ら
れた面積内で大面積の拡散抵抗層を作ることは先に述べ
たように集積度の関係から困難である。加えて拡散抵抗
部とＳ’ｉ基板の接合の境界面に生ずる空乏層によって
形成される容量成分は電圧依存性を持ち、高電圧パルス
が印加された場合には空乏層が拡がることによって容量
が低下してしまうという欠点があった。
を大きくするほど良いが、通常のＬＳＩ製造プロセスに
おいて容量成分を増すには拡散抵抗部とＳｔ基板双方の
接合部の不純物濃度勾配を急峻とするか、大面積の拡散
抵抗層を作るかのいずれかである。しかしながら不純物
濃度を変えるには特別のプロセスを必要とするし、限ら
れた面積内で大面積の拡散抵抗層を作ることは先に述べ
たように集積度の関係から困難である。加えて拡散抵抗
部とＳ’ｉ基板の接合の境界面に生ずる空乏層によって
形成される容量成分は電圧依存性を持ち、高電圧パルス
が印加された場合には空乏層が拡がることによって容量
が低下してしまうという欠点があった。
このため通常は拡散層の距離を伸ばすことによって抵抗
値を上げ、時定数を増す方法が取られている。ところが
、抵抗値を高くする方法は面積的に好ましい方法ではな
い。また従来の保護回路においては高エネルギーパルス
が入力された場合には■２ ・Ｒ損によって発生するジ
ュール熱によって拡散抵抗層自身に焼損が生じ、入力保
護回路自身がダメージを受ける欠点もあった。ジュール
熱による損傷を防止するためには抵抗部を流れる電流密
度を下げるために大面積の保護回路を形成する方法を採
用することを余儀なくされる。即ち、従来の保護回路に
あっては性能を向上させようとするとどうしてもＬＳＩ
のチップ面積の増大につながってしまうという欠点があ
った。このような問題はマイクロプロセッサやＡ Ｓ
Ｉ Ｃ（Ａｐｐｌｉｃａ−ｔｉｏｎ ５ｐｅｃｉｆｉｃ
ＩＣ）といった入出力ピン数の多いＬＳＩにおいて特
に顕著であり、高集積化への障害となっている。
値を上げ、時定数を増す方法が取られている。ところが
、抵抗値を高くする方法は面積的に好ましい方法ではな
い。また従来の保護回路においては高エネルギーパルス
が入力された場合には■２ ・Ｒ損によって発生するジ
ュール熱によって拡散抵抗層自身に焼損が生じ、入力保
護回路自身がダメージを受ける欠点もあった。ジュール
熱による損傷を防止するためには抵抗部を流れる電流密
度を下げるために大面積の保護回路を形成する方法を採
用することを余儀なくされる。即ち、従来の保護回路に
あっては性能を向上させようとするとどうしてもＬＳＩ
のチップ面積の増大につながってしまうという欠点があ
った。このような問題はマイクロプロセッサやＡ Ｓ
Ｉ Ｃ（Ａｐｐｌｉｃａ−ｔｉｏｎ ５ｐｅｃｉｆｉｃ
ＩＣ）といった入出力ピン数の多いＬＳＩにおいて特
に顕著であり、高集積化への障害となっている。
本発明の目的はこのような従来の入力保護回路の構造上
の欠点を除去するためになされたもので、占有面積が小
さく、パターン効率が良く、高電圧パルスにも高エネル
ギーパルスにも対応でき、かつ効果的な入力保護回路を
提供しようとするものである。
の欠点を除去するためになされたもので、占有面積が小
さく、パターン効率が良く、高電圧パルスにも高エネル
ギーパルスにも対応でき、かつ効果的な入力保護回路を
提供しようとするものである。
本発明に係る入力保護回路は、入力パッド直下に動作電
圧の低い薄膜バリスタを形成するようにしたものである
。
圧の低い薄膜バリスタを形成するようにしたものである
。
この発明においては、上述のように構成したので、ＬＳ
Ｉの入力ピンに数十７以上のパルスが印加された場合、
高電圧パルスであればバリスタの持つ容量成分による波
形の鈍化によって対処でき、高エネルギーパルスであれ
ばバリスタの持つ非オ−ム性特性による急激な抵抗低下
で異常電圧をクリップし、電流をＳｉ基板に流し込むこ
とによって拡散抵抗層や配線の焼損を未然に防ぐことが
可能となる。
Ｉの入力ピンに数十７以上のパルスが印加された場合、
高電圧パルスであればバリスタの持つ容量成分による波
形の鈍化によって対処でき、高エネルギーパルスであれ
ばバリスタの持つ非オ−ム性特性による急激な抵抗低下
で異常電圧をクリップし、電流をＳｉ基板に流し込むこ
とによって拡散抵抗層や配線の焼損を未然に防ぐことが
可能となる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例による入力保護回路の要部
を断面として示したものである。
を断面として示したものである。
図において、１はＳｉ基板、２はＳｉ基板表面に形成さ
れたＳｔＯ，フィールド酸化膜、３はＬＳＩの外部端子
とＬＳＩとを接続するためのボンディングワイヤ、４は
ＬＳＩ表面の保護膜、１゜は上部電極となるアルミニウ
ムのボンディングパッドであり、本来の信号はここから
ＬＳＩ内部に取込まれる。ｌｌａ及びｌｌｂは結晶性の
酸化亜鉛（Ｚ ｎ Ｏ）を主成分とする薄膜の第１層及
び第３層、１２は結晶性もしくはアモルファス状態の金
属酸化物を主成分する薄膜の第２層で、例えばＢ ｉｔ
Ｏｓ ＋ Ｓ ｂｔ Ｏｓ ｒ Ｃｒｚ ０３ 、
Ｍｎ０ｚなどで構成されている。１１．１２は高周波ス
パッタリングなどの乾式薄膜形成手段によって数千オン
グストローム程度の厚さに積層することによって金属酸
化物を主成分とする薄膜と酸化亜鉛を主成分とするサン
ドインチ構造の対称形バリスタが形成される。１３はボ
ンディングパッドに対応する下部アース電極、１３ａは
下部アース電極ならびにアース電極に接続するための配
線、２５は以上を集めてなる入力保護回路である。第２
図は第１図を上面から眺めた図である。図において、１
０ａは上部アルミ配線であり、その他の部位は第１図と
同様である。第３図は第１図及び第２図の等価回路であ
る。
れたＳｔＯ，フィールド酸化膜、３はＬＳＩの外部端子
とＬＳＩとを接続するためのボンディングワイヤ、４は
ＬＳＩ表面の保護膜、１゜は上部電極となるアルミニウ
ムのボンディングパッドであり、本来の信号はここから
ＬＳＩ内部に取込まれる。ｌｌａ及びｌｌｂは結晶性の
酸化亜鉛（Ｚ ｎ Ｏ）を主成分とする薄膜の第１層及
び第３層、１２は結晶性もしくはアモルファス状態の金
属酸化物を主成分する薄膜の第２層で、例えばＢ ｉｔ
Ｏｓ ＋ Ｓ ｂｔ Ｏｓ ｒ Ｃｒｚ ０３ 、
Ｍｎ０ｚなどで構成されている。１１．１２は高周波ス
パッタリングなどの乾式薄膜形成手段によって数千オン
グストローム程度の厚さに積層することによって金属酸
化物を主成分とする薄膜と酸化亜鉛を主成分とするサン
ドインチ構造の対称形バリスタが形成される。１３はボ
ンディングパッドに対応する下部アース電極、１３ａは
下部アース電極ならびにアース電極に接続するための配
線、２５は以上を集めてなる入力保護回路である。第２
図は第１図を上面から眺めた図である。図において、１
０ａは上部アルミ配線であり、その他の部位は第１図と
同様である。第３図は第１図及び第２図の等価回路であ
る。
本発明による入力保護回路はシリコンチップの中では比
較的大面積を占めるボンディングパッド直下にＺｎＯを
主成分とする比誘電率の大きな薄膜バリスタを形成する
ようにしたもので、これによって大きな容量成分を入力
保護回路に付加することが可能となる。
較的大面積を占めるボンディングパッド直下にＺｎＯを
主成分とする比誘電率の大きな薄膜バリスタを形成する
ようにしたもので、これによって大きな容量成分を入力
保護回路に付加することが可能となる。
周知のようにバリスタは強誘電体を材料に用いているた
め比誘電率が高く、その端子間に印加される電圧が上昇
し一定の動作電圧に達すると急激に抵抗が減少する非オ
ーム性特性を有する素子で、ＺｎＯと微量のＢｉ！Ｏｓ
などの金属酸化物からなるＺｎＯバリスタがよく知られ
ている。ここでバリスタの動作電圧を内部回路が十分耐
えうる電圧、通常は数十ｖ以下の範囲で選んでやること
により本発明の目的を達成するようにしている。
め比誘電率が高く、その端子間に印加される電圧が上昇
し一定の動作電圧に達すると急激に抵抗が減少する非オ
ーム性特性を有する素子で、ＺｎＯと微量のＢｉ！Ｏｓ
などの金属酸化物からなるＺｎＯバリスタがよく知られ
ている。ここでバリスタの動作電圧を内部回路が十分耐
えうる電圧、通常は数十ｖ以下の範囲で選んでやること
により本発明の目的を達成するようにしている。
次に第３図を用いて回路の動作について説明する。今、
外部から高電圧パルスが加わり、入力パッド１０及びＳ
ｉ基板１の間に過大な電位差が生じたとする０両者の間
には直列に薄膜バリスタ１４が存在するため、バリスタ
の比誘電率８．が大きい（３００〜８００ ： ＩＫＨ
２）ことに起因する大きな入力容量１５の効果により、
パルス性の急峻な波形を鈍化させることができる。
外部から高電圧パルスが加わり、入力パッド１０及びＳ
ｉ基板１の間に過大な電位差が生じたとする０両者の間
には直列に薄膜バリスタ１４が存在するため、バリスタ
の比誘電率８．が大きい（３００〜８００ ： ＩＫＨ
２）ことに起因する大きな入力容量１５の効果により、
パルス性の急峻な波形を鈍化させることができる。
また、このときのパルスが高エネルギーパルスであれば
、電位差が単体バリスタの動作電圧以上になった時点で
入力バッド・とＳｉ基板間でクリップ回路が形成される
ことによって、過大な電流をＳｉ基板に流し込むことが
でき、ＬＳＩの内部を保護することができる。
、電位差が単体バリスタの動作電圧以上になった時点で
入力バッド・とＳｉ基板間でクリップ回路が形成される
ことによって、過大な電流をＳｉ基板に流し込むことが
でき、ＬＳＩの内部を保護することができる。
ここでバリスタの動作電圧をＭＯＳ）ランジスタが十分
耐える電圧、通常は数十Ｖに設定すれば適当な入力容量
を確保しつつ、エネルギー破壊に対しても有効な動作が
期待できる入力保護回路が実現できる。
耐える電圧、通常は数十Ｖに設定すれば適当な入力容量
を確保しつつ、エネルギー破壊に対しても有効な動作が
期待できる入力保護回路が実現できる。
なお、上記実施例ではバリスタのみを用いた例を示した
が、面積的な問題さえなければバリスタと小面積の拡散
抵抗層の双方を第６図に示すような回路構造になるよう
に配置するとより一層の効果が期待できる。即ち、ボン
ディングパッド直下に薄膜バリスタを形成する他、パッ
ド近辺には小面積の拡散抵抗層を形成することにより、
高電圧パルスが印加され、バリスタが作動を開始するま
でのナノ秒程度の極短時間領域にあっては容量Ｃのみの
効果を利用し、バリスタが作動を開始してからは抵抗Ｒ
の効果を利用したＣとＲとの積で表わされる遅延回路に
よって、立上りの鋭い高電圧パルスに対処する７次に高
エネルギーパルスに対してはバリスタの持つ非オーム性
特性により端子間の抵抗が著しく低下することによって
、端子間の電圧がバリスタの動作電圧まで低下する効果
によってＭＯＳ）ランジスタを保護することができる。
が、面積的な問題さえなければバリスタと小面積の拡散
抵抗層の双方を第６図に示すような回路構造になるよう
に配置するとより一層の効果が期待できる。即ち、ボン
ディングパッド直下に薄膜バリスタを形成する他、パッ
ド近辺には小面積の拡散抵抗層を形成することにより、
高電圧パルスが印加され、バリスタが作動を開始するま
でのナノ秒程度の極短時間領域にあっては容量Ｃのみの
効果を利用し、バリスタが作動を開始してからは抵抗Ｒ
の効果を利用したＣとＲとの積で表わされる遅延回路に
よって、立上りの鋭い高電圧パルスに対処する７次に高
エネルギーパルスに対してはバリスタの持つ非オーム性
特性により端子間の抵抗が著しく低下することによって
、端子間の電圧がバリスタの動作電圧まで低下する効果
によってＭＯＳ）ランジスタを保護することができる。
第７図は第６図に対応する平面図である。
なお、上記実施例ではバリスタの挿入箇所を入力パッド
部とＳｔ基板との間としたが、面積効果を問題としなけ
れば、入力パッド部以外の場所に設けてもよい。
部とＳｔ基板との間としたが、面積効果を問題としなけ
れば、入力パッド部以外の場所に設けてもよい。
またバリスタの高い比誘電率を利用し、入力容量を調整
する目的でバリスタの面積、形状を変化させても上記実
施例と同様な効果を奏する。
する目的でバリスタの面積、形状を変化させても上記実
施例と同様な効果を奏する。
また、バリスタに加えて保護ダイオードや保護トランジ
スタを単独または組合せて使用しても同様の効果を奏す
る。
スタを単独または組合せて使用しても同様の効果を奏す
る。
以上のように、本発明に係る入力保護回路によれば、Ｌ
ＳＩの入力パッド直下に薄膜バリスタを設けたので、Ｌ
ＳＩの入力保護回路の面積を最小限に抑えることができ
、面積効果の良い入力保護回路を得ることができるほか
、従来の保護回路では対処するのが困難であった高エネ
ルギー／＜Ｊレスに対しても対処することが可能な入力
保護回路が得られ、その効果は大である。
ＳＩの入力パッド直下に薄膜バリスタを設けたので、Ｌ
ＳＩの入力保護回路の面積を最小限に抑えることができ
、面積効果の良い入力保護回路を得ることができるほか
、従来の保護回路では対処するのが困難であった高エネ
ルギー／＜Ｊレスに対しても対処することが可能な入力
保護回路が得られ、その効果は大である。
第１図は本発明の一実施例による入力保護回路を示す断
面図、第２図は第１図の入力保護回路を示す平面図、第
３図は第１図の入力保護回路を示す等価回路図、第４図
は従来の入力保護回路を示す断面図、第５図は従来の入
力保護回路を示す等価回路図、第６図は本発明の他の実
施例による入力保護回路を示す等価回路図、第７図は第
６図の入力保護回路を示す平面図である。 図において、１はＳｌ基板、２はＳ ｉ Ｏｚフィール
ド酸化膜、３はボンディングワイヤ、４は保護膜、１０
はボンディングパッド、１１はＺｎＯ薄膜、１２はＢｉ
＊Ｏｓ薄膜、１３は下部電極、１３ａは下部配線、１４
はｉｓバリスタ、１５は薄膜バリスタの容量、１６はＭ
ＯＳトランジスタ、１７はＡＪ配線、２５は入力保護回
路である。
面図、第２図は第１図の入力保護回路を示す平面図、第
３図は第１図の入力保護回路を示す等価回路図、第４図
は従来の入力保護回路を示す断面図、第５図は従来の入
力保護回路を示す等価回路図、第６図は本発明の他の実
施例による入力保護回路を示す等価回路図、第７図は第
６図の入力保護回路を示す平面図である。 図において、１はＳｌ基板、２はＳ ｉ Ｏｚフィール
ド酸化膜、３はボンディングワイヤ、４は保護膜、１０
はボンディングパッド、１１はＺｎＯ薄膜、１２はＢｉ
＊Ｏｓ薄膜、１３は下部電極、１３ａは下部配線、１４
はｉｓバリスタ、１５は薄膜バリスタの容量、１６はＭ
ＯＳトランジスタ、１７はＡＪ配線、２５は入力保護回
路である。
Claims (1)
- （１）ＭＯＳＬＳＩのゲート酸化膜保護を目的とする入
力保護回路において、 入力保護素子として、ボンディングパッド直下に形成し
た薄膜バリスタを備えたことを特徴とする入力保護回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046253A JPH02224368A (ja) | 1989-02-27 | 1989-02-27 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046253A JPH02224368A (ja) | 1989-02-27 | 1989-02-27 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224368A true JPH02224368A (ja) | 1990-09-06 |
Family
ID=12742014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1046253A Pending JPH02224368A (ja) | 1989-02-27 | 1989-02-27 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224368A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006210926A (ja) * | 2005-01-27 | 2006-08-10 | Samsung Electronics Co Ltd | Ｅｓｄ保護回路を備える半導体素子 |
-
1989
- 1989-02-27 JP JP1046253A patent/JPH02224368A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006210926A (ja) * | 2005-01-27 | 2006-08-10 | Samsung Electronics Co Ltd | Ｅｓｄ保護回路を備える半導体素子 |
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