JPH02224371A - ゲートアレイｌｓｉ - Google Patents
ゲートアレイｌｓｉInfo
- Publication number
- JPH02224371A JPH02224371A JP4778589A JP4778589A JPH02224371A JP H02224371 A JPH02224371 A JP H02224371A JP 4778589 A JP4778589 A JP 4778589A JP 4778589 A JP4778589 A JP 4778589A JP H02224371 A JPH02224371 A JP H02224371A
- Authority
- JP
- Japan
- Prior art keywords
- block
- blocks
- logic
- signal lines
- gate array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はゲートアレイＬＳＩ（半導体集積回路装置）に
関する。
関する。
［従来の技術］
従来、ゲートアレイＬＳＩにおいて、論理回路を構成す
るブロックの相互間を接続するときには、Ｎ種類の配線
経路の中から任意の１経路をコンピュータ解析により選
択し、又は設計者が選択し、この経路を介して配線を行
っていた。
るブロックの相互間を接続するときには、Ｎ種類の配線
経路の中から任意の１経路をコンピュータ解析により選
択し、又は設計者が選択し、この経路を介して配線を行
っていた。
［発明が解決しようとする課題］
しかしながら、上述した従来のゲートアレイＬＳＩの信
号線レイアウトでは、Ｎ種類の配線経路の中から任意の
１経路を選択して論理回路を構成するブロックの相互間
を接続するため、ブロックのレイアウトが完了するまで
、配線経路が不明である。従って、このブロックレイア
ウトが完了する前に配線による遅延量を明らかにするこ
とができないという欠点があった。
号線レイアウトでは、Ｎ種類の配線経路の中から任意の
１経路を選択して論理回路を構成するブロックの相互間
を接続するため、ブロックのレイアウトが完了するまで
、配線経路が不明である。従って、このブロックレイア
ウトが完了する前に配線による遅延量を明らかにするこ
とができないという欠点があった。
本発明はかかる問題点に鑑みてなされたものであって、
レイアウトの完了に先立って配線による遅延量を算出す
ることができるゲートアレイＬＳＩを提供することを目
的とする。
レイアウトの完了に先立って配線による遅延量を算出す
ることができるゲートアレイＬＳＩを提供することを目
的とする。
［課題を解決するための手段］
本発明に係るゲートアレイＬＳＩは、論理回路を構成す
る複数個の論理回路ブロックと、信号線だけで構成され
る信号線ブロックとを有し、前記論理回路ブロックの相
互間を前記信号線ブロックにより接続することを特徴と
する。
る複数個の論理回路ブロックと、信号線だけで構成され
る信号線ブロックとを有し、前記論理回路ブロックの相
互間を前記信号線ブロックにより接続することを特徴と
する。
［作用］
本発明においては、信号線だけで構成される信号線ブロ
ックをＬＳＩチップ上に設けておき、論理回路を構成す
る複数個の論理回路ブロックの相互間を前記信号線ブロ
ックにより接続する。この場合に、信号線のみの遅延量
は予め算出することができるので、レイアウトの完了以
前に配線による遅延量を知ることができる。
ックをＬＳＩチップ上に設けておき、論理回路を構成す
る複数個の論理回路ブロックの相互間を前記信号線ブロ
ックにより接続する。この場合に、信号線のみの遅延量
は予め算出することができるので、レイアウトの完了以
前に配線による遅延量を知ることができる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例に係るゲートアレイＬＳＩの配
置を示す模式図である。ゲートアレイＬＳＩチップ１の
上には、例えばＡＮＤを構成する論理ブロック２、イン
バータを構成する論理ブロック３及び入力バッファを構
成する論理ブロック４が配置されている。また、チップ
１上には信号線だけで構成されるブロック’ｚ 、５２
も配置されている。そして、入力バッファを構成する論
理ブロック４の出力と、ＡＮＤを構成する論理ブロック
２の入力とを、信号線だけで構成されるブロック５１で
接続し、ＡＮＤを構成する論理ブロック２の出力と、イ
ンバータを構成する論理ブロック３の入力とを信号線だ
けで構成されるブロック５２で接続しである。
置を示す模式図である。ゲートアレイＬＳＩチップ１の
上には、例えばＡＮＤを構成する論理ブロック２、イン
バータを構成する論理ブロック３及び入力バッファを構
成する論理ブロック４が配置されている。また、チップ
１上には信号線だけで構成されるブロック’ｚ 、５２
も配置されている。そして、入力バッファを構成する論
理ブロック４の出力と、ＡＮＤを構成する論理ブロック
２の入力とを、信号線だけで構成されるブロック５１で
接続し、ＡＮＤを構成する論理ブロック２の出力と、イ
ンバータを構成する論理ブロック３の入力とを信号線だ
けで構成されるブロック５２で接続しである。
本実施例においては、信号線だけで構成されるブロック
５１．５２をチップ上に配置しておき、論理回路ブロッ
ク２．３．４を信号線ブロック’ｚ 、５２により接続
するので、信号線ブロック５ｓ 、５２内の信号線のみ
の遅延量は予め算出できるため、配線による遅延量をブ
ロックのレイアウト完了前に算出することができる。
５１．５２をチップ上に配置しておき、論理回路ブロッ
ク２．３．４を信号線ブロック’ｚ 、５２により接続
するので、信号線ブロック５ｓ 、５２内の信号線のみ
の遅延量は予め算出できるため、配線による遅延量をブ
ロックのレイアウト完了前に算出することができる。
［発明の効果］
以上説明したように本発明は、ゲートアレイＬＳＩにお
いて、論理回路を構成するブロックを接続する際に、信
号線だけで構成されるブロックを用いてレイアウトする
ことにより、レイアウト完了以前に配線による遅延量を
算出することができるという効果がある。
いて、論理回路を構成するブロックを接続する際に、信
号線だけで構成されるブロックを用いてレイアウトする
ことにより、レイアウト完了以前に配線による遅延量を
算出することができるという効果がある。
第１図は本発明の実施例に係るゲートアレイＬＳＩのレ
イアウトを示す模式図である。 １；ゲートアレイＬＳＩチップ、２ 、ＡＮＤを構成す
る論理ブロック、３；インバータを構成する論理ブロッ
ク、４；入力バッファを構成する論理ブロック、５２．
５□ ；信号線だけで構成されるブロック
イアウトを示す模式図である。 １；ゲートアレイＬＳＩチップ、２ 、ＡＮＤを構成す
る論理ブロック、３；インバータを構成する論理ブロッ
ク、４；入力バッファを構成する論理ブロック、５２．
５□ ；信号線だけで構成されるブロック
Claims (1)
- （１）論理回路を構成する複数個の論理回路ブロックと
、信号線だけで構成される信号線ブロックとを有し、前
記論理回路ブロックの相互間を前記信号線ブロックによ
り接続することを特徴とするゲートアレイＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4778589A JPH02224371A (ja) | 1989-02-27 | 1989-02-27 | ゲートアレイｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4778589A JPH02224371A (ja) | 1989-02-27 | 1989-02-27 | ゲートアレイｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224371A true JPH02224371A (ja) | 1990-09-06 |
Family
ID=12785031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4778589A Pending JPH02224371A (ja) | 1989-02-27 | 1989-02-27 | ゲートアレイｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224371A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6076141A (ja) * | 1983-10-03 | 1985-04-30 | Nec Corp | 集積論理回路 |
-
1989
- 1989-02-27 JP JP4778589A patent/JPH02224371A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6076141A (ja) * | 1983-10-03 | 1985-04-30 | Nec Corp | 集積論理回路 |
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