JPH0222929A - 直並列型ａ／ｄ変換器 - Google Patents
直並列型ａ／ｄ変換器Info
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- JPH0222929A JPH0222929A JP17285788A JP17285788A JPH0222929A JP H0222929 A JPH0222929 A JP H0222929A JP 17285788 A JP17285788 A JP 17285788A JP 17285788 A JP17285788 A JP 17285788A JP H0222929 A JPH0222929 A JP H0222929A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、上位のＡ／Ｄ変換と下位のＡ／Ｄ変換とが
分離してなされる直並列型Ａ／Ｄ変換器に関する。
分離してなされる直並列型Ａ／Ｄ変換器に関する。
この発明では、上位のＡ／Ｄ変換のための複数の第１の
基準電圧を発生する第１の基準抵抗列と、第１の基準電
圧と入力信号とをレベル比較する複数個の第１のコンパ
レータと、下位のＡ／Ｄ変換のための複数の第２の基準
電圧を第１のコンパレータの出力により選択的に発生す
る第２の基準抵抗列と、第２の基準電圧と入力信号とを
レベル比較する複数個の第２のコンパレータと、第１の
コンパレータと第２のコンパレータの出力信号からディ
ジタル出力を形成する回路とを備え、第２のコンパレー
タは、入力信号が先に入力され、次に第２の基準電圧と
入力信号とが比較される構成とされることにより、１ク
ロツクの期間で上位変換と下位変換との両者を行うこと
ができ、高速の変換動作が可能となる。
基準電圧を発生する第１の基準抵抗列と、第１の基準電
圧と入力信号とをレベル比較する複数個の第１のコンパ
レータと、下位のＡ／Ｄ変換のための複数の第２の基準
電圧を第１のコンパレータの出力により選択的に発生す
る第２の基準抵抗列と、第２の基準電圧と入力信号とを
レベル比較する複数個の第２のコンパレータと、第１の
コンパレータと第２のコンパレータの出力信号からディ
ジタル出力を形成する回路とを備え、第２のコンパレー
タは、入力信号が先に入力され、次に第２の基準電圧と
入力信号とが比較される構成とされることにより、１ク
ロツクの期間で上位変換と下位変換との両者を行うこと
ができ、高速の変換動作が可能となる。
従来のＡ／Ｄ変換器として、変換速度が高速の全並列型
Ａ／Ｄ変換器が知られている。しかしながら、全並列型
Ａ／Ｄ変換器は、ｎビットのＡ／Ｄ変換を行うのに、２
″１個のコンパレータが必要とされ、チップ面積の増大
、消費電力の増大の問題を有している。
Ａ／Ｄ変換器が知られている。しかしながら、全並列型
Ａ／Ｄ変換器は、ｎビットのＡ／Ｄ変換を行うのに、２
″１個のコンパレータが必要とされ、チップ面積の増大
、消費電力の増大の問題を有している。
全並列型に次いで高速変換が可能なＡ／Ｄ変換器として
、直並列型Ａ／Ｄ変換器が知られている。
、直並列型Ａ／Ｄ変換器が知られている。
直並列型Ａ／Ｄ変換器は、例えば８ビツトのディジタル
出力を得る場合、上位４ピツトのＡ／Ｄ変換を行い、そ
の出力をＤ／Ａ変換して、入力信号とＤ／Ａ変換出力と
の差を下位のＡ／Ｄ変換器により４ビツトのディジタル
出力に変換するものである。従って、Ｄ／Ａ変換器及び
差分増幅回路が必要となる問題がある。
出力を得る場合、上位４ピツトのＡ／Ｄ変換を行い、そ
の出力をＤ／Ａ変換して、入力信号とＤ／Ａ変換出力と
の差を下位のＡ／Ｄ変換器により４ビツトのディジタル
出力に変換するものである。従って、Ｄ／Ａ変換器及び
差分増幅回路が必要となる問題がある。
このような問題を解決するために、時開′ｗ１５８−９
４２６号公報に記載されているように、抵抗回路及びス
イッチング素子により上位変換用の基準電圧及び下位変
換用の基準電圧を形成するものが提寓されている。この
方式では、Ｄ／Ａ変換回路及び差分増幅回路を省略する
ことができる。
４２６号公報に記載されているように、抵抗回路及びス
イッチング素子により上位変換用の基準電圧及び下位変
換用の基準電圧を形成するものが提寓されている。この
方式では、Ｄ／Ａ変換回路及び差分増幅回路を省略する
ことができる。
上記の文献に記載された直並列型Ａ／Ｄ変換器は、上位
のＡ／Ｄ変換出力が得られた後に、スイッチング素子に
対する制御信号が発生し、この制御信号により下位変換
用の抵抗列が選択される構成のために、２クロツクの期
間が変換動作のために必要とされ、変換速度が全並列型
に比較して劣っており、また、入力側にサンプルホール
１回路を必要とする問題があった。
のＡ／Ｄ変換出力が得られた後に、スイッチング素子に
対する制御信号が発生し、この制御信号により下位変換
用の抵抗列が選択される構成のために、２クロツクの期
間が変換動作のために必要とされ、変換速度が全並列型
に比較して劣っており、また、入力側にサンプルホール
１回路を必要とする問題があった。
従って、この発明の目的は、１クロツクの期間内でＡ／
Ｄ変換を行うことができ、高速動作が可能な直並列型の
Ａ／Ｄ変換器を提供することにある。
Ｄ変換を行うことができ、高速動作が可能な直並列型の
Ａ／Ｄ変換器を提供することにある。
この発明では、上位のＡ／Ｄ変換のための複数の第１の
基準電圧を発生する第１の基準抵抗列１１と、 第１の基準電圧と入力信号とをレベル比較する複数個の
第１のコンパレータＡｌと、 下位のＡ／Ｄ変換のための複数の第２の基準電圧を第１
のコンパレータＡｔの出力により選択的に発生する第２
の基準抵抗列８と、 第２の基準電圧と入力信号とをレベル比較する複数個の
第２のコンパレータＢｉと、 第１のコンパレータＡｔと第２のコンパレータＢｉの出
力信号からディジタル出力を形成する回路６とを備え、 第２のコンパレータＢｌは、入力信号が先に入力され、
次に第２の基準電圧と入力信号とが比較される構成とさ
れている。
基準電圧を発生する第１の基準抵抗列１１と、 第１の基準電圧と入力信号とをレベル比較する複数個の
第１のコンパレータＡｌと、 下位のＡ／Ｄ変換のための複数の第２の基準電圧を第１
のコンパレータＡｔの出力により選択的に発生する第２
の基準抵抗列８と、 第２の基準電圧と入力信号とをレベル比較する複数個の
第２のコンパレータＢｉと、 第１のコンパレータＡｔと第２のコンパレータＢｉの出
力信号からディジタル出力を形成する回路６とを備え、 第２のコンパレータＢｌは、入力信号が先に入力され、
次に第２の基準電圧と入力信号とが比較される構成とさ
れている。
上位変換用のコンパレータＡｔでは、最初に第１の基準
電圧Ｖｒｃが入力され、次に、入力電圧ＶＳが供給され
、基準電圧Ｖｒｃと入力電圧Ｖｓとが比較される。この
比較動作がなされる期間と同一の期間で、下位変換用の
コンパレータＢｌには、入力電圧Ｖｓが供給される。コ
ンパレータＡｉの比較の結果に応じて下位変換用の基準
電圧Ｖｒｆが形成され、この基準電圧Ｖｒｆと入力電圧
Ｖｓとが次に比較される。これらのコンパレータＡｌ及
びＢｉの出力から出力コードが得られる。コンパレータ
Ｂ１で比較動作がされている時には、コンパレータＡｔ
に対して次のサンプルの入力電圧が供給され、以下、上
述と同様の動作が繰り返される。
電圧Ｖｒｃが入力され、次に、入力電圧ＶＳが供給され
、基準電圧Ｖｒｃと入力電圧Ｖｓとが比較される。この
比較動作がなされる期間と同一の期間で、下位変換用の
コンパレータＢｌには、入力電圧Ｖｓが供給される。コ
ンパレータＡｉの比較の結果に応じて下位変換用の基準
電圧Ｖｒｆが形成され、この基準電圧Ｖｒｆと入力電圧
Ｖｓとが次に比較される。これらのコンパレータＡｌ及
びＢｉの出力から出力コードが得られる。コンパレータ
Ｂ１で比較動作がされている時には、コンパレータＡｔ
に対して次のサンプルの入力電圧が供給され、以下、上
述と同様の動作が繰り返される。
従って、実質的に１クロツクの期間でＡ／Ｄ変換動作が
なされ、高速動作が可能である。
なされ、高速動作が可能である。
以下、図面を参照してこの発明の一実施例について説明
する。第１図は、この一実施例の全体の構成を示し、１
が上位変換回路であり、２が下位変換回路である。上位
変換回路１及び下位変換回路２には、入力端子３から入
力信号（電圧Ｖｓ）が供給される。４及び５は、基準の
直流電圧ｖｈ及びＶｆ （Ｖｈ＞Ｖｊりが夫々供給され
る電源端子である。これらの直流電圧ｖｈ及びｖ２が上
位変換回路１及び下位変換回路２に供給され、夫々に備
えられている抵抗列により基準電圧が形成される。
する。第１図は、この一実施例の全体の構成を示し、１
が上位変換回路であり、２が下位変換回路である。上位
変換回路１及び下位変換回路２には、入力端子３から入
力信号（電圧Ｖｓ）が供給される。４及び５は、基準の
直流電圧ｖｈ及びＶｆ （Ｖｈ＞Ｖｊりが夫々供給され
る電源端子である。これらの直流電圧ｖｈ及びｖ２が上
位変換回路１及び下位変換回路２に供給され、夫々に備
えられている抵抗列により基準電圧が形成される。
上位変換回路１の例えば４ビツトの出力信号と下位変換
回路２の例えば４ビツトの出力信号とがエンコーダ６に
供給される。エンコーダ６は、各４ビツトのコードから
なる８ビツトのコードを特定の符号（例えばグレイ符号
）に変換したり、８ビツトのコードにエラー訂正符号の
符号化の処理を施すために設けられている。エンコーダ
６の出力端子７にＡ／Ｄ変換の出力信号が得られる。エ
ンコーダ６は、単に上位変換回路１からの出力と下位変
換回路２からの出力とを８ビツトのコードとして出力す
る回路であっても良い。
回路２の例えば４ビツトの出力信号とがエンコーダ６に
供給される。エンコーダ６は、各４ビツトのコードから
なる８ビツトのコードを特定の符号（例えばグレイ符号
）に変換したり、８ビツトのコードにエラー訂正符号の
符号化の処理を施すために設けられている。エンコーダ
６の出力端子７にＡ／Ｄ変換の出力信号が得られる。エ
ンコーダ６は、単に上位変換回路１からの出力と下位変
換回路２からの出力とを８ビツトのコードとして出力す
る回路であっても良い。
また、８で示す抵抗マトリックスが設けられ、上位変換
回路１の出力コードと対応する制御信号が抵抗マトリッ
クス８に供給される。抵抗マトリックス８は、制御信号
に応じて選択的に下位変換用の基準電圧を発生し、この
基準電圧が下位変換回路２に供給される。
回路１の出力コードと対応する制御信号が抵抗マトリッ
クス８に供給される。抵抗マトリックス８は、制御信号
に応じて選択的に下位変換用の基準電圧を発生し、この
基準電圧が下位変換回路２に供給される。
更に、上位変換回路１には、端子９からクロック信号が
供給され、また、下位変換回路２には、端子１０からク
ロック信号が供給される。これらのクロック信号は、上
位変換回路１及び下位変換回路２の夫々に設けられたチ
ッッパ型のコンパレータを動作させるために使用される
。
供給され、また、下位変換回路２には、端子１０からク
ロック信号が供給される。これらのクロック信号は、上
位変換回路１及び下位変換回路２の夫々に設けられたチ
ッッパ型のコンパレータを動作させるために使用される
。
第２図に、８ビツトのＡ／Ｄ変換を行うための具体的構
成が示される。上位変換回路１は、電源端子４及び５間
に直列に挿入された１６本の抵抗からなる抵抗列１１と
、抵抗列１１により形成された基準電圧と入力端子３か
らの信号電圧Ｖｓとヲ比較するコンパレータＡ１〜Ａ１
５と、コンパレータＡ１〜Ａ１５の出力信号が供給され
る上位エンコーダ１２とから構成される。抵抗列１１の
各抵抗に付加された（１７／２ Ｒ）或いは（１７Ｒ）
は、相対的な抵抗値を意味する。コンパレータＡ１〜Ａ
１５は、例えば夫々の基準電圧より入力電圧Ｖｓが高い
時に”１″の出力を発生する。
成が示される。上位変換回路１は、電源端子４及び５間
に直列に挿入された１６本の抵抗からなる抵抗列１１と
、抵抗列１１により形成された基準電圧と入力端子３か
らの信号電圧Ｖｓとヲ比較するコンパレータＡ１〜Ａ１
５と、コンパレータＡ１〜Ａ１５の出力信号が供給され
る上位エンコーダ１２とから構成される。抵抗列１１の
各抵抗に付加された（１７／２ Ｒ）或いは（１７Ｒ）
は、相対的な抵抗値を意味する。コンパレータＡ１〜Ａ
１５は、例えば夫々の基準電圧より入力電圧Ｖｓが高い
時に”１″の出力を発生する。
上位エンコーダ１２からの４ビツトの出力信号がエンコ
ーダ６に供給される。また、上位エンコーダ１２からコ
ンパレータＡ１〜Ａ１５の出力信号に応じてラインＬＯ
〜Ｌ１５に対して抵抗マトリックス８のスイッチング素
子を制御するための制御信号が送出される。−例として
、コンパレータＡ１〜Ａ６の出力が“１”となり、コン
パレータＡ７〜Ａ１５の出力が°Ｏ”となる時には、上
位エンコーダ１１から（０１０１）の４ビツトの出力コ
ードが発生すると共に、ラインＬ６に“１”の制御信号
が発生する。Ｌ６以外の他のラインに送出される制御信
号が“０”となる。
ーダ６に供給される。また、上位エンコーダ１２からコ
ンパレータＡ１〜Ａ１５の出力信号に応じてラインＬＯ
〜Ｌ１５に対して抵抗マトリックス８のスイッチング素
子を制御するための制御信号が送出される。−例として
、コンパレータＡ１〜Ａ６の出力が“１”となり、コン
パレータＡ７〜Ａ１５の出力が°Ｏ”となる時には、上
位エンコーダ１１から（０１０１）の４ビツトの出力コ
ードが発生すると共に、ラインＬ６に“１”の制御信号
が発生する。Ｌ６以外の他のラインに送出される制御信
号が“０”となる。
抵抗マトリックス８は、基本的に１６組の直列抵抗が更
に直列に接続されたもので、１６組の抵抗のひとつの組
が上位エンコーダ１２からの制御信号により選択される
。このために、抵抗の各組には、抵抗同士の接続点に生
じる基準電圧を下位変換用のコンパレータＢＯ〜Ｂ１５
に供給するためのＭＯＳ−ＦＥＴが設けられている。抵
抗マトリックス８の各組のＦＥＴのゲートは、共通接続
され、ラインＬＯ−Ｌ１５に接続される。制御信号が“
１”となるラインに接続されているＦＥＴが同時にオン
となり、オンしたＦＥＴを介して基準電圧がコンパレー
タＢＯ〜Ｂ１５に供給される。
に直列に接続されたもので、１６組の抵抗のひとつの組
が上位エンコーダ１２からの制御信号により選択される
。このために、抵抗の各組には、抵抗同士の接続点に生
じる基準電圧を下位変換用のコンパレータＢＯ〜Ｂ１５
に供給するためのＭＯＳ−ＦＥＴが設けられている。抵
抗マトリックス８の各組のＦＥＴのゲートは、共通接続
され、ラインＬＯ−Ｌ１５に接続される。制御信号が“
１”となるラインに接続されているＦＥＴが同時にオン
となり、オンしたＦＥＴを介して基準電圧がコンパレー
タＢＯ〜Ｂ１５に供給される。
抵抗マトリックス８の抵抗に付された（１）及びＲは、
相対的な抵抗値を意味する。
相対的な抵抗値を意味する。
コンパレータＢＯ−８１５には、入力端子３から信号電
圧Ｖｓが供給され、コンパレータＢＯ〜Ｂ１５の出力信
号が下位エンコーダエ３に供給される。下位エンコーダ
１３から発生した４ビツトの出力コードがエンコーダ６
に供給される。
圧Ｖｓが供給され、コンパレータＢＯ〜Ｂ１５の出力信
号が下位エンコーダエ３に供給される。下位エンコーダ
１３から発生した４ビツトの出力コードがエンコーダ６
に供給される。
この一実施例では、上位変換と下位変換とが実質的に１
クロツクの期間で実行される。上述の上位変換用のコン
パレータＡ１〜Ａ１５を代表するコンパレータをＡ１と
し、下位変換用のコンパレータＢＯ〜Ｂ１５を代表する
コンパレータを８１とすると、これらのコンパレータＡ
！及びＢｉは、第３図に示す構成とされている。
クロツクの期間で実行される。上述の上位変換用のコン
パレータＡ１〜Ａ１５を代表するコンパレータをＡ１と
し、下位変換用のコンパレータＢＯ〜Ｂ１５を代表する
コンパレータを８１とすると、これらのコンパレータＡ
！及びＢｉは、第３図に示す構成とされている。
コンパレータＡｔは、スイッチ２１．２２及び２５とコ
ンデンサ２３とＭＯＳインバータ２４とからなり、コン
デンサＢｉは、同様にスイッチ３１．３２及び３５とコ
ンデンサ３３とＭＯＳインバータ３４とからなる。これ
らのコンパレータＡｌ及びＢｉは、チ四ツバ型の構成で
ある。
ンデンサ２３とＭＯＳインバータ２４とからなり、コン
デンサＢｉは、同様にスイッチ３１．３２及び３５とコ
ンデンサ３３とＭＯＳインバータ３４とからなる。これ
らのコンパレータＡｌ及びＢｉは、チ四ツバ型の構成で
ある。
スイッチ２１，２２，２５，３１，３２．３５は、ＭＯ
Ｓ−ＦＥＴで構成されている。これらのスイッチは、ク
ロック信号φｒｃ、 φＳＣ，φｂｃ、 φｒｆ、
φｓｆ、 φｂｆにより、０Ｎ１０ＦＦ制御され
る。第４図は、これらのクロック信号のタイミングを示
し、クロック信号が“１”の期間でスイッチがＯＮシ、
クロック信号が“０”の期間でスイッチがＯＦＦする。
Ｓ−ＦＥＴで構成されている。これらのスイッチは、ク
ロック信号φｒｃ、 φＳＣ，φｂｃ、 φｒｆ、
φｓｆ、 φｂｆにより、０Ｎ１０ＦＦ制御され
る。第４図は、これらのクロック信号のタイミングを示
し、クロック信号が“１”の期間でスイッチがＯＮシ、
クロック信号が“０”の期間でスイッチがＯＦＦする。
クロック信号φｒｃとφｂｃとφｒｆの位相に対して、
クロック信号φ３ｃとφ３ｆとφｂｆとの位相が逆相で
ある。
クロック信号φ３ｃとφ３ｆとφｂｆとの位相が逆相で
ある。
後述のように、上位変換用のコンパレータＡｉでは、第
４図におけるＲ ｉ−１のタイミングで取り込んだ基準
電圧とＳｌのタイミングで取り込んだ入力電圧とが比較
される。また、下位変換用のコンパレータＢｉでは、Ｓ
ｉのタイミングで取り込んだ入力電圧とＲ１゛のタイミ
ングで取り込んだ基準電圧とが比較される。この動作の
繰り返しにより、実質的に１クロツクの周期で上位変換
と下位変換との両者が実行される。
４図におけるＲ ｉ−１のタイミングで取り込んだ基準
電圧とＳｌのタイミングで取り込んだ入力電圧とが比較
される。また、下位変換用のコンパレータＢｉでは、Ｓ
ｉのタイミングで取り込んだ入力電圧とＲ１゛のタイミ
ングで取り込んだ基準電圧とが比較される。この動作の
繰り返しにより、実質的に１クロツクの周期で上位変換
と下位変換との両者が実行される。
入力電圧Ｖｓは、上位変換用コンパレータＡｉと下位変
換用コンパレータＢｉとに同一のタイミングで取り込ま
れるので、入力電圧Ｖｓをホールドするためのサンプル
ホールド回路が不要である。
換用コンパレータＢｉとに同一のタイミングで取り込ま
れるので、入力電圧Ｖｓをホールドするためのサンプル
ホールド回路が不要である。
また、コンパレータＢｉで比較動作を行うタイミングと
同一のタイミングでコンパレータＡｉに基準電圧が取り
込まれるので、上位変換用の基準電圧を発生する抵抗回
路１１及び下位変換用の基準電圧を発生する抵抗マトリ
ックス８とが別個に設けられている。
同一のタイミングでコンパレータＡｉに基準電圧が取り
込まれるので、上位変換用の基準電圧を発生する抵抗回
路１１及び下位変換用の基準電圧を発生する抵抗マトリ
ックス８とが別個に設けられている。
上述のコンパレータＡｉ及びＢｉの動作について、第５
図を参照してより詳細に説明する。第５図において、Ｔ
ｓは、クロック信号の１周期（サンプリング周期）を表
す。
図を参照してより詳細に説明する。第５図において、Ｔ
ｓは、クロック信号の１周期（サンプリング周期）を表
す。
コンパレータＡｔでは、第５図Ａに示すクロック信号φ
ｒｅでスイッチ２１がＯＩＬ、端子４１からの上位変換
用の基準電圧Ｖｒｃがコンデンサ２３に供給される。同
時に、第５図Ａに示すクロック信号φｂｅによりスイッ
チ２５がＯＮシ、ＭＯＳインバータ２４の入出力が短絡
され、期間Ｔ１でＭＯＳインバータ２４が高ゲインの状
態になる。
ｒｅでスイッチ２１がＯＩＬ、端子４１からの上位変換
用の基準電圧Ｖｒｃがコンデンサ２３に供給される。同
時に、第５図Ａに示すクロック信号φｂｅによりスイッ
チ２５がＯＮシ、ＭＯＳインバータ２４の入出力が短絡
され、期間Ｔ１でＭＯＳインバータ２４が高ゲインの状
態になる。
次のタイミングでは、スイッチ２１及び２５がＯＦＦ
Ｌ、第５図Ｂに示すクロック信号φｓｃでスイッチ２２
がＯＮする。従って、スイッチ２２を介して入力端子３
から入力電圧Ｖｓがコンデンサ２３に供給され、期間Ｔ
２において、ＭＯＳインバータ２４により基準電圧Ｖｒ
ｃと入力電圧Ｖｓとの比較動作がなされる。
Ｌ、第５図Ｂに示すクロック信号φｓｃでスイッチ２２
がＯＮする。従って、スイッチ２２を介して入力端子３
から入力電圧Ｖｓがコンデンサ２３に供給され、期間Ｔ
２において、ＭＯＳインバータ２４により基準電圧Ｖｒ
ｃと入力電圧Ｖｓとの比較動作がなされる。
また、第５図Ｃに示すように、クロック信号φ３ｃが“
１ｍの期間内の期間Ｔ２の直後の期間Ｔ３で、上位エン
コーダ１２から下位基準電圧設定用の制御信号が出力さ
れる。この制御信号が抵抗マトリックス８に供給され、
下位変換用の基準電圧Ｖｒｆが発生する。
１ｍの期間内の期間Ｔ２の直後の期間Ｔ３で、上位エン
コーダ１２から下位基準電圧設定用の制御信号が出力さ
れる。この制御信号が抵抗マトリックス８に供給され、
下位変換用の基準電圧Ｖｒｆが発生する。
この期間Ｔ２と同一のタイミングの期間Ｔ４で、第５図
りに示すように、クロック信号φ３ｆ及びφｂｆが“１
”となり、従って、スイッチ３２及び３５がＯＮＬ、、
スイッチ３２を介して入力電圧Ｖｓがコンデンサ３３に
供給され、また、スイッチ３５によりＭＯＳインバータ
３４の入出力が短絡され、ＭＯＳインバータ３４が高ゲ
イン状態となる。つまり、コンパレータＡｔ及びＢｉで
は、入力電圧Ｖｓが同一のタイミングでサンプリングさ
れる。
りに示すように、クロック信号φ３ｆ及びφｂｆが“１
”となり、従って、スイッチ３２及び３５がＯＮＬ、、
スイッチ３２を介して入力電圧Ｖｓがコンデンサ３３に
供給され、また、スイッチ３５によりＭＯＳインバータ
３４の入出力が短絡され、ＭＯＳインバータ３４が高ゲ
イン状態となる。つまり、コンパレータＡｔ及びＢｉで
は、入力電圧Ｖｓが同一のタイミングでサンプリングさ
れる。
次のタイミングで第５図Ｅに示すクロック信号φｒｆが
１１″となる期間Ｔ５では、スイッチ３１がＯＮとされ
、スイッチ３１を介して下位変換用の基準電圧Ｖｒｆが
コンデンサ３３に供給される。従って、この期間Ｔｓ内
で入力電圧Ｖｓと基準電圧■ｒｆとが比較される。
１１″となる期間Ｔ５では、スイッチ３１がＯＮとされ
、スイッチ３１を介して下位変換用の基準電圧Ｖｒｆが
コンデンサ３３に供給される。従って、この期間Ｔｓ内
で入力電圧Ｖｓと基準電圧■ｒｆとが比較される。
この期間Ｔ５では、クロック信号φｒｅ及びφｂｃ（第
５図Ａ）が“１“となり、上述と同様の動作が繰り返さ
れる。従って、実質的に、１クロツクの周期で上位変換
と下位変換の両者を行うことができる。
５図Ａ）が“１“となり、上述と同様の動作が繰り返さ
れる。従って、実質的に、１クロツクの周期で上位変換
と下位変換の両者を行うことができる。
上述の下位変換用のコンパレータＢｉは、先に入力電圧
Ｖｓが入力され、次に下位変換用の基準電圧Ｖｒｆが人
力されて比較動作がなされるので、期間Ｔ５で入力電圧
Ｖｓをホールドする機能を持つ必要がある。つまり、コ
ンパレータＢ１は、チッッパ型の構成とされる。一方、
上位変換用のコンパレータＡｔでは、先に基準電圧Ｖｒ
ｃが入力されて、入力電圧ＶＳが人力されるのと同時に
比較動作がなされるので、チッッパ型の構成に限らず、
差動型のコンパレータ等が上位変換用のコンパレータＡ
ｔとして適用できる。
Ｖｓが入力され、次に下位変換用の基準電圧Ｖｒｆが人
力されて比較動作がなされるので、期間Ｔ５で入力電圧
Ｖｓをホールドする機能を持つ必要がある。つまり、コ
ンパレータＢ１は、チッッパ型の構成とされる。一方、
上位変換用のコンパレータＡｔでは、先に基準電圧Ｖｒ
ｃが入力されて、入力電圧ＶＳが人力されるのと同時に
比較動作がなされるので、チッッパ型の構成に限らず、
差動型のコンパレータ等が上位変換用のコンパレータＡ
ｔとして適用できる。
この発明は、直並列型の構成であるために、並列型のよ
うに、多数のコンパレータを必要とせず、また、差分増
幅回路及びＤ／Ａ変換器を必要とせず、回路規模が小さ
く、消費電力が少ない利点を有する。特に、この発明は
、実質的に１クロツクの期間でＡ／Ｄ変換動作を行うこ
とができ、高速の変換動作が可能である。
うに、多数のコンパレータを必要とせず、また、差分増
幅回路及びＤ／Ａ変換器を必要とせず、回路規模が小さ
く、消費電力が少ない利点を有する。特に、この発明は
、実質的に１クロツクの期間でＡ／Ｄ変換動作を行うこ
とができ、高速の変換動作が可能である。
第１図はこの発明の全体の構成を示すブロック図、第２
図はこの発明を８ビツトのＡ／Ｄ変換に適用した一例の
構成を示す接続図、第３図はこの発明の一実施例の説明
に用いる接続図、第４図及び第５図はこの発明の一実施
例の動作説明に用いるタイミングチャートである。 図面における主要な符号の説明 １：上位変換回路、２：下位変換回路、３：入力端子、
８：抵抗マトリックス、１１：抵抗列、 Ａｌ二上位変換用のコンパレータ、 Ｂｉ：下位変換用のコンパレータ。 代理人 弁理士 杉 浦 正 知 第１因金俸／７本 フ〉／８−タＩ）本配へ 第３図 第５図 、、７８．、−ッ、、イ。 コンハ゛し一夕つ・９か作 第４図
図はこの発明を８ビツトのＡ／Ｄ変換に適用した一例の
構成を示す接続図、第３図はこの発明の一実施例の説明
に用いる接続図、第４図及び第５図はこの発明の一実施
例の動作説明に用いるタイミングチャートである。 図面における主要な符号の説明 １：上位変換回路、２：下位変換回路、３：入力端子、
８：抵抗マトリックス、１１：抵抗列、 Ａｌ二上位変換用のコンパレータ、 Ｂｉ：下位変換用のコンパレータ。 代理人 弁理士 杉 浦 正 知 第１因金俸／７本 フ〉／８−タＩ）本配へ 第３図 第５図 、、７８．、−ッ、、イ。 コンハ゛し一夕つ・９か作 第４図
Claims (1)
- 【特許請求の範囲】 上位のＡ／Ｄ変換のための複数の第１の基準電圧を発生
する第１の基準抵抗列と、 上記第１の基準電圧と入力信号とをレベル比較する複数
個の第１のコンパレータと、 下位のＡ／Ｄ変換のための複数の第２の基準電圧を上記
第１のコンパレータの出力により選択的に発生する第２
の基準抵抗列と、 上記第２の基準電圧と上記入力信号とをレベル比較する
複数個の第２のコンパレータと、 上記第１のコンパレータと上記第２のコンパレータの出
力信号からディジタル出力を形成する回路とを備え、 上記第２のコンパレータは、上記入力信号が先に入力さ
れ、次に第２の基準電圧と上記入力信号とが比較される
構成とされたことを特徴とする直並列型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172857A JP2832947B2 (ja) | 1988-07-12 | 1988-07-12 | 直並列型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172857A JP2832947B2 (ja) | 1988-07-12 | 1988-07-12 | 直並列型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0222929A true JPH0222929A (ja) | 1990-01-25 |
| JP2832947B2 JP2832947B2 (ja) | 1998-12-09 |
Family
ID=15949581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63172857A Expired - Lifetime JP2832947B2 (ja) | 1988-07-12 | 1988-07-12 | 直並列型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2832947B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60197018A (ja) * | 1984-03-21 | 1985-10-05 | Hitachi Ltd | Ａ／ｄ変換器 |
| JPS61152130A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | コンパレ−タ |
| JPS6478526A (en) * | 1987-09-21 | 1989-03-24 | Nec Corp | Serial parallel comparision a/d converter |
-
1988
- 1988-07-12 JP JP63172857A patent/JP2832947B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60197018A (ja) * | 1984-03-21 | 1985-10-05 | Hitachi Ltd | Ａ／ｄ変換器 |
| JPS61152130A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | コンパレ−タ |
| JPS6478526A (en) * | 1987-09-21 | 1989-03-24 | Nec Corp | Serial parallel comparision a/d converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2832947B2 (ja) | 1998-12-09 |
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Legal Events
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|---|---|---|---|
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