JPH02229466A - 半導体ダイナミックメモリ素子 - Google Patents
半導体ダイナミックメモリ素子Info
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- JPH02229466A JPH02229466A JP1050883A JP5088389A JPH02229466A JP H02229466 A JPH02229466 A JP H02229466A JP 1050883 A JP1050883 A JP 1050883A JP 5088389 A JP5088389 A JP 5088389A JP H02229466 A JPH02229466 A JP H02229466A
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- Japan
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- dynamic memory
- layer
- semiconductor
- memory device
- direction wiring
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Links
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Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体ダイナミックメモリ素子構造に関する。
従来、半導体ダイナミックメモリ素子は、代表的には１
つのＭＯＳＦＥＴと該ＭＯＳＦＥＴの拡散層に連らなっ
たコンデンサを形成し、該コンデンサへの電荷の蓄積を
行なう形のものやＣＣＤあるいはシフトレジスタ回路等
を用いるのが通例であった。
つのＭＯＳＦＥＴと該ＭＯＳＦＥＴの拡散層に連らなっ
たコンデンサを形成し、該コンデンサへの電荷の蓄積を
行なう形のものやＣＣＤあるいはシフトレジスタ回路等
を用いるのが通例であった。
しかし、上記従来技術によると、メモリ素子面積が大き
く大集積化に向かないと云う課題や、高速化や低消費電
力化が困難であると云う課題等があった。
く大集積化に向かないと云う課題や、高速化や低消費電
力化が困難であると云う課題等があった。
本発明は、かかる従来技術の課題を解決し、小面積で且
つ高速且つ低消費電力の新しい半導体ダイナミックメモ
リ素子を提洪する事を目的とする。
つ高速且つ低消費電力の新しい半導体ダイナミックメモ
リ素子を提洪する事を目的とする。
上記課題を解決するために、本発明は、半導体ダイナミ
ックメモリ素子に関し、ｎｐｎＳｐｎｐ接合ダイオード
あるいはｎｉｐｉｎ，ｎＬｎＬｎｓｐ １ ｎ ｌ ｐ
ｓ Ｅ） １ １） ｌ ｐ接合ダイオードを横型に
形成する手段を取る。
ックメモリ素子に関し、ｎｐｎＳｐｎｐ接合ダイオード
あるいはｎｉｐｉｎ，ｎＬｎＬｎｓｐ １ ｎ ｌ ｐ
ｓ Ｅ） １ １） ｌ ｐ接合ダイオードを横型に
形成する手段を取る。
以下、実施例により本発明を詳述する。
第１図乃至第４図は、本発明の実施例を示す半導体ダイ
ナミックメモリ素子の断面図である。
ナミックメモリ素子の断面図である。
第１図では、Ｓｔ基板１の表面に、Ｓｉ０２膜２、第１
の拡散層３、第２の拡散層４が形成され、前記第１の拡
散層３はＳｉ基板１内でメモリ素子を素子分離する為に
設けられたもので、該第１の拡散層３内で隣接せる素子
と分離した形で第２の拡散層４を離させて形成し、ｎｐ
ｎダイオードの横型構造となしたもので、各々の拡散層
にはＸ方向配線５とＹ方向配線６とが結線されて成る。
の拡散層３、第２の拡散層４が形成され、前記第１の拡
散層３はＳｉ基板１内でメモリ素子を素子分離する為に
設けられたもので、該第１の拡散層３内で隣接せる素子
と分離した形で第２の拡散層４を離させて形成し、ｎｐ
ｎダイオードの横型構造となしたもので、各々の拡散層
にはＸ方向配線５とＹ方向配線６とが結線されて成る。
尚第２の拡散層の不純物濃度は各々異なった値をとるこ
ととなる。更に、ｎｐｎダイオードのみならずｐｎｐダ
イオードであっても良い。いま、Ｘ方向配線から順方向
バイアスにより電荷をＰ層（一種のフローティング・ベ
ース層）に注入して電荷を蓄積し、該電荷をＹ方向配線
６に引出すが、Ｙ方向配線に逆バイアスを印加してＸ方
向配線に放出させることにより、情報の書き込み・蓄積
・読み出し及び消去等のメモリ動作をさせることができ
る。
ととなる。更に、ｎｐｎダイオードのみならずｐｎｐダ
イオードであっても良い。いま、Ｘ方向配線から順方向
バイアスにより電荷をＰ層（一種のフローティング・ベ
ース層）に注入して電荷を蓄積し、該電荷をＹ方向配線
６に引出すが、Ｙ方向配線に逆バイアスを印加してＸ方
向配線に放出させることにより、情報の書き込み・蓄積
・読み出し及び消去等のメモリ動作をさせることができ
る。
第２図では、Ｓｏｌ （Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｏｎ Ｉｕｓｕｌａｔｏｒ）構造により横型ｎｐｎ
ダイオード構造を形成した例であり、絶縁基板１１の表
面に半導体膜基板１３を形成し、該半導体膜基板１３に
拡散層１４、１４′によりｎｐｎダイオードとなしたも
のであり、該ｎｐｎダイオードの表面には層間絶縁膜１
２が形成され、該層間絶縁膜１２を介して拡散層１４及
び１４′から引出し電極が形成され、Ｘ方向配線１５及
びＹ方向配線１６と結線されて成る。本例は素子分離を
誘電体分離した例であり、Ｓｔ基板等への酸素イオン打
込み等による誘電体分離法を用いても良く、隣接部との
分離には通常のＬＯＧＯＳ分離等によるＳｉ０２膜によ
る素子分離を用いても良い。
Ｏｎ Ｉｕｓｕｌａｔｏｒ）構造により横型ｎｐｎ
ダイオード構造を形成した例であり、絶縁基板１１の表
面に半導体膜基板１３を形成し、該半導体膜基板１３に
拡散層１４、１４′によりｎｐｎダイオードとなしたも
のであり、該ｎｐｎダイオードの表面には層間絶縁膜１
２が形成され、該層間絶縁膜１２を介して拡散層１４及
び１４′から引出し電極が形成され、Ｘ方向配線１５及
びＹ方向配線１６と結線されて成る。本例は素子分離を
誘電体分離した例であり、Ｓｔ基板等への酸素イオン打
込み等による誘電体分離法を用いても良く、隣接部との
分離には通常のＬＯＧＯＳ分離等によるＳｉ０２膜によ
る素子分離を用いても良い。
第３図は、ｉ （Ｉｎｔｒｉｎｓｉｃ）層を用いた、ｎ
ｉｎｉｎ又はｐｉｐｉｎ又は、ｎｉｐｉｎ又はｐｉｎｉ
ｐ構造の横型ダイオードの例であり、代表的にｎｉｎｉ
ｎ構造となした。すなわち、絶縁基板２１の表面にＧａ
Ａｓ等から成る半導体基板２３、２３’ 、２３’を形
成し、該半導体基板２３、２３’ 、２３’の間にイオ
ン打込み法等や分子線エビタキシャル法等により、ｉ層
２４、２４′を形成したもので該ｉ層２４、２４′は各
々原子は必ずしも同一である必要はなく、一方に比べ他
方は少し厚くとる。次で層間絶縁膜２２を介して、Ｘ方
向配線２５、及びＹ方向配線２６を結線し、ｎｉｎｉｎ
横型ダイオードによるダイナミックメモリ素子が形成で
き、動作は、第１図の例と同様であるが、第１図の例で
のｐ−ｎ接合部の空乏層が第３図の場合には、ｉ層で代
替している訳であり、ｉ層である為に、フローティング
ベースと見なされる層がメモリ部である事には変りはな
いが、そのタイプを特に限定しなくても良い理由である
。
ｉｎｉｎ又はｐｉｐｉｎ又は、ｎｉｐｉｎ又はｐｉｎｉ
ｐ構造の横型ダイオードの例であり、代表的にｎｉｎｉ
ｎ構造となした。すなわち、絶縁基板２１の表面にＧａ
Ａｓ等から成る半導体基板２３、２３’ 、２３’を形
成し、該半導体基板２３、２３’ 、２３’の間にイオ
ン打込み法等や分子線エビタキシャル法等により、ｉ層
２４、２４′を形成したもので該ｉ層２４、２４′は各
々原子は必ずしも同一である必要はなく、一方に比べ他
方は少し厚くとる。次で層間絶縁膜２２を介して、Ｘ方
向配線２５、及びＹ方向配線２６を結線し、ｎｉｎｉｎ
横型ダイオードによるダイナミックメモリ素子が形成で
き、動作は、第１図の例と同様であるが、第１図の例で
のｐ−ｎ接合部の空乏層が第３図の場合には、ｉ層で代
替している訳であり、ｉ層である為に、フローティング
ベースと見なされる層がメモリ部である事には変りはな
いが、そのタイプを特に限定しなくても良い理由である
。
第４図では、Ｓｉ基板３１の表面にＳｉ０２膜３２及び
拡散層３３を形成し、前記Ｓｉ０２膜３２に開けられた
コンタクト穴部に分子線エビタキシャル法等によりｉ層
３４、３４′及びエビ層３５、３５′を形成したもので
、該エビ層３５、３５′にＸ方向配線３６及びＹ方向配
線３７が結線されて成る。尚、本法はｎｉｐｉｎダイオ
ードのフローティング・ベース層のみを横形に形成した
ものである。更にＳｔ基板３１、１層３４、３４′、エ
ビ層３５、３５′等は、ＧａＡｓＳＧａＡｓＰ，ＧａＡ
ｓ／ＪＳ ＩｎＰ等の化合物半導体であっても良い事は
他の例と同様に云うまでもない。
拡散層３３を形成し、前記Ｓｉ０２膜３２に開けられた
コンタクト穴部に分子線エビタキシャル法等によりｉ層
３４、３４′及びエビ層３５、３５′を形成したもので
、該エビ層３５、３５′にＸ方向配線３６及びＹ方向配
線３７が結線されて成る。尚、本法はｎｉｐｉｎダイオ
ードのフローティング・ベース層のみを横形に形成した
ものである。更にＳｔ基板３１、１層３４、３４′、エ
ビ層３５、３５′等は、ＧａＡｓＳＧａＡｓＰ，ＧａＡ
ｓ／ＪＳ ＩｎＰ等の化合物半導体であっても良い事は
他の例と同様に云うまでもない。
本発明により、小面積で且つ高速且つ低消費電力の半導
体ダイナミックメモリ素子を提洪することができる効果
がある。
体ダイナミックメモリ素子を提洪することができる効果
がある。
第１図乃至第４図は本発明の実施例を示す半導体ダイナ
ミックメモリ素子の断面図である。 １、３１ ・ ● ２、３２● ・ ３φ番ＩＩａ● ４ ＃ 争 ● ● ・ ５、１５、２ ・Ｓｔ基板 ・Ｓｉ０２膜 ・第１の拡散層 ・第２の拡散層 ・Ｘ方向配線 ６、 １ １、 １２、 １３、 １４、 ２４、 ３５、 １６、２６、３７・・・Ｙ方向配線 ２１・・・・・・・・・絶縁基板 ２２・・・・・・・・・層間絶縁膜 ２３、２３’ 、２３’ ・半導体膜基板１４′ ・・
・・・・・・半導体膜基板２４′、３４、３４′●ｉ層 ３５′ ・・・・・・・・エビ層 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三郎（他１名）第２図
ミックメモリ素子の断面図である。 １、３１ ・ ● ２、３２● ・ ３φ番ＩＩａ● ４ ＃ 争 ● ● ・ ５、１５、２ ・Ｓｔ基板 ・Ｓｉ０２膜 ・第１の拡散層 ・第２の拡散層 ・Ｘ方向配線 ６、 １ １、 １２、 １３、 １４、 ２４、 ３５、 １６、２６、３７・・・Ｙ方向配線 ２１・・・・・・・・・絶縁基板 ２２・・・・・・・・・層間絶縁膜 ２３、２３’ 、２３’ ・半導体膜基板１４′ ・・
・・・・・・半導体膜基板２４′、３４、３４′●ｉ層 ３５′ ・・・・・・・・エビ層 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三郎（他１名）第２図
Claims (1)
- ｎｐｎ、ｐｎｐ接合ダイオードあるいはｎｉｐｉｎ、ｎ
ｉｎｉｎ、ｐｉｎｉｐ、ｐｉｐｉｐ接合ダイオードを横
型に形成して成る事を特徴とする半導体ダイナミックメ
モリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050883A JPH02229466A (ja) | 1989-03-02 | 1989-03-02 | 半導体ダイナミックメモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050883A JPH02229466A (ja) | 1989-03-02 | 1989-03-02 | 半導体ダイナミックメモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02229466A true JPH02229466A (ja) | 1990-09-12 |
Family
ID=12871131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1050883A Pending JPH02229466A (ja) | 1989-03-02 | 1989-03-02 | 半導体ダイナミックメモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02229466A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015040932A1 (ja) * | 2013-09-20 | 2015-03-26 | 株式会社 東芝 | 抵抗変化メモリ |
-
1989
- 1989-03-02 JP JP1050883A patent/JPH02229466A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015040932A1 (ja) * | 2013-09-20 | 2015-03-26 | 株式会社 東芝 | 抵抗変化メモリ |
| US9520171B2 (en) | 2013-09-20 | 2016-12-13 | Kabushiki Kaisha Toshiba | Resistive change memory |
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