JPH02230362A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル演算処理装置に係り、特にマルチ
プロセッサシステムにおいてデュアルボ−｝−ＲＡＭの
アドレス競合時のデータの衝突を完全になくしたデータ
転送手段を備えたディジタル演算処理装置に関する。

〔従来の技術〕

従来，マルチプロセッサシステムにおいて、デュアルボ
ートＲＡＭを２つのプロセッサにてアクセスする場合、
アドレスが競合時には、後からアクセスするプロセッサ
を待機させるようにしていた．また、従来は上記したよ
うな待機できるような汎用ＣＰＵ　（例えば６８０００
．　８０８６など）を適用していた。

〔発明が解決しようとする課題〕

上記従来技術は，非同期でデュアルポートＲＡＭをアク
セスする演算処理システムで、かつ、プロセッサの処理
（メモリアクセス）を待機させることができない高速な
プロセッサ（ＤＳＰなど）を片方に適用し、デュアルポ
ートＲＡＭの双方向から同じアドレスをアクセスした場
合にデータを不定となる問題があった。

本発明の目的は，上記したようなＤＳＰを有したシステ
ムにおいて、双方向からデュアルポートＲＡＭをアクセ
スした時、アドレスが競合しても、確実にデータ転送を
行うようにしたディジタル演算処理装置を提供すること
にある。

〔課題を解決するための手段〕

上記目的は、マルチプロセッサシステムにおいて、デュ
アルポートＲＡＭを双方向（１つはＤＳＰのようなメモ
リアクセスを待機する機能がないもの）から同一アドレ
スをアクセスする場合、メモリアクセスを待機する機能
があるプロセッサに対し，上記ＤＳＰ側から，メモリア
クセスを待機させる信号を送出することにより達成され
る。

〔作用〕

ＤＳＰは，デュアルポートＲＡＭをアクセスする間、デ
ュアルポートＲＡＭへのアクセスを待機できるプロセッ
サ（ＣＰＵ）に対して、データアクノリツジ信号をアク
ティブにしないように、上記データアクノリツジ信号を
時間的に引き延ばすようにする。

上記ＣＰＵはデータアクノリッジ信号がアクティブにな
るまで（ＤＳＰのアクセスが終了するまで）はデュアル
ボートＲＡＭへのアクセスを待機するので、アドレス競
合時にもデータが不定となることはない。

〔実施例〕

以下、本発明の一実施例について説明する。

第１図は本発明を適用した一実施例のディジタル保護リ
レー装置のユニットを示したものである．第１図におい
て、ユニット１００ａは電力系統から入力するアナログ
状態量データとしての入力信号ｉｎｎ　（ｎ＝１．２，
−Ｎ）を取込み、ディジタル変換した後、ディジタル演
算によりフィルタ処理を行い、演算結果を出力する機能
を有するユニットである． ユニット１００ｂは、保護リレー装置のデータ転送及び
ＩＷに示すシステムバスのアービトレーション等のシス
テムコントロール機能を有するユニットである。

ここで、ユニット１００ａの構成について説明する。ｌ
ａ，ｌｂ及び１ｃは入力信号ｉｌＩｎ　　に重畳された
高調波を除去するローバスフィルタ（ＬＰＦ）である．
ＬＰＦは、主としてサンプリングによる折返し成分誤差
を防止する。ｌｄ，ｌａ及び１ｆはそれぞれ各ＬＰＦ　
（ｌａ，ｌｂ及びｌｃ）の出力を同時刻にサンプリング
しホールドするサンプル／ホールド回路（Ｓ／Ｈ）であ
る。１ｇはＳ／Ｈ回路のホールドしているデータを順次
切換えて、１ｈに示すアナログ／ディジタル変換回路（
Ａ／Ｄ）に入力するマルチプレクサである。１ｈに示す
Ａ／Ｄは、アナログ入力信号Ｉｎｎ　　をディジタル信
号Ｘｎ（ｎ　＝　１　．　２　，　・・・Ｎ）に変換し
て、１１に示すメモリ（ＲＡＭ）に格納する。

１ｊはディジタルシグナルプロセッサ（ＤＳＰ：　Ｄｉ
ｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）であ
り，汎用のプロセッサに比べて高速処理機能を有する。

１ｋは上記したＤＳＰのインストラクション（命令語）
を格納するメモリ（ＲＯＭ）である。ＩＱはＤＳＰで演
算したデータを格納するメモリ（デュアルポートＲＡＭ
：双方向アクセス可能メモリ）である．上記したＲＡＭ
　１　ｉ　，　ＲＯＭ　１　ｋ及びＲＡＭＩＱは１ｑに
て示すローカルバスに接続し、ＤＳＰ１ｊが任意にアク
セスする。

１ｍはシステムバス１ｗとのインタフェース回路．ｉｎ
はゲート回路、１ｏはカウンタ回路である。１ｐは、上
記したＳ／Ｈｉｄ〜１　ｆ　，ＭＰＸ１ｇ，Ａ／Ｄｉｈ
，ＲＡＭＩ　ｉ及びＤＳＰ１ｊに対し制御信号を与える
タイミング制御回路である。

１ｘは１００ｂに示したシステムコントロールユニット
から与えるデータストローブ（ＤＳ）信号である．１ｙ
は、ＤＳＰ１ｊからのシリアル出力信号（Ｓｏ）、ＩＺ
は１００ｂのシステムコントロールユニットに対してデ
ータ転送の確認を行うためのデータアクノリツジ（ＤＴ
ＡＣＫ）信号である。

次に、１００ｂのシステムコントロールユニット内の各
ブロックについて説明する。

１ｒは汎用ＣＰＵであり、保護リレー装置全体の各ユニ
ット（例えば、アナログ入力ユニット，リレー演算ユニ
ット，整定処理ユニツｌ−　．シーケンス処理ユニット
など）へのデータ転送を行う機能を有する。１ｓはシス
テムバス１ｗとのインタフェース回路、１ｔはＣＰＵＩ
　ｒのインストラクション用メモリ（ＲＯＭ）　、１　
ｕはＲＡＭ、１ｖは１００ｂのシステムコントロールユ
ニットのローカルバスである。

第２図にＤＳＰ１ｊの詳細図を示す。図示のように，外
部メモリのアドレス指定を行うアドレスレジスタ２２，
パラレル・ポートとして使用するデータレジスタ２３，
データＲＡＭ２４，ｍビット×ｍビットの高速並列乗算
器２５，インストラクション用ＲＯＭ２６，加減算等を
行うＡＬＵ（Ａｒｉｔｈａ＋ｅｔｉｃ　Ｌｏｇｉｃ　Ｕ
ｎｉｔ）　２　７　，アキュムレー夕等のレジスタ２８
，外部との制御信号（ａ，ｂ及びＣなど）の割込み等を
コントロールする制御回路２９，ＤＳＰ１７内の内部バ
ス３０を含んで構成されている。

前記乗算器２５は１インストラクションサイクルの間に
入力信号Ａ，Ｂの内容を乗算し、その結果Ｃを内部バス
３０に出力するものである。なお、ＤＳＰ１ｊは周知の
ように、１インストラクションサイクルの間に積和演算
が可能であること、パイプライン処理が可能であること
などにより、固定及び浮動小数点データの高速な数値演
算を実現できることを特徴とする。これにより、多入力
点数に係る入力データを実時間でフィルタリング可能と
するものである。この点汎用のプロセッサでは処理速度
が遅いので適用で゜きない。

また、ＤＳＰ１ｊは３１に示すシリアルレジスタを有し
、シリアル入力データ（ＳＩ），シリアル出力データ（
Ｓ○）を入出力できる特徴を有する。

また、ＤＳＰはその高速演算機能を最大限に発揮するた
め、全ての命令を１クロックで終了するように動作する
ようにしているものが多い。従って、外部の情報（例え
ば、Ｗａｉｔ信号：演算及゜び入出力動作を待たせる信
号）で演算及び入出カ動作を待たせる機能がないものが
多い。

第３図は、上記したようなＤＳＰを用いたことによる一
般的な不具合について説明するための各部の波形例であ
る。第３図において、（ａ）はＤＳＰ側からデュアルボ
ートＲＡＭへデータを書込むためのアドレス、（ｂ）は
書込み信号である。

（Ｃ）はマスタＣＰＵ側からのアドレス、（ｄ）はアド
レスストローブ信号、（ｅ）はマスクの書込み信号、（
ｆ）はデータストローブ信号である。

ここで、マスタＣＰＵはアドレスＡのデータを読み込む
とするが、ＤＳＰの書込みアドレスＡと同時刻に選択す
るため，（ｇ）に示すマスクＣＰＵが取込むデータＤＡ
は，不定となる。この際に、スレーブ（アナログ入力ユ
ニットなど）は（ｈ）のデータアクノリツジ信号をマス
タＣＰＵがアクセスするメモリのアクセスタイムに依存
した時間経過後にマスクＣＰＵに対し出力する。従って
、不定データにより誤動作等の不具合が発生する可能性
がある。

本発明は、上記したような不具合を完全になくし、シス
テムの誤動作を防止するものである。

以下に、第４図に示したフローチャートに沿って本発明
の実施例の動作について説明する。

（ｉ）アナログ入力、Ａ／Ｄ変換 ＬＰＥ　１　ａ〜１ｃに電力系統の変成器，変流器等の
センサにより検出された状態量を表わす入カ信号１　ｎ
　１　〜１　ｎ　ｎを入力する。ＬＰＥ１ａ〜１ｃはサ
ンプリングによる折返し誤差を防止するプレフィルタと
して作用する。このフィルタ出力はＳ／Ｈ回路１ｄ〜１
ｆによって周期Ｔごとにサンプルホールドされる．ＭＰ
Ｘ１ｇはＳ／Ｈ回路１ｄ〜１ｆを周期Ｔ′ごとに順次切
換えて、Ｓ／Ｈ回路１ｄ〜１ｆの内容をＡ／Ｄ変換回路
１ｈに入ヵする．Ａ／Ｄ変換回路１ｈは入力信号ｉｎ１
〜ｉｎｎをアナログ量からディジタル量ｘ１〜Ｘ，１に
変換し、これらをＲＡＭＩＱに格納する。これらの動作
を周期Ｔごとに毎回繰返す． （ｉｉ）イニシャル処理（４ａ） イニシャル処理として，ＤＳＰ１ｊの内部メモリ（ＲＡ
Ｍ２４及びレジスタ２８）及びＲＡＭ　ｌｉを初期化す
る。

（ｉｉｉ）データ入力（４ｂ） 第１図１１に示したＲＡＭに格納した電圧・電流信号を
ＤＳＰ１ｊの内部メモリＲＡＭ２４に転送する。

（ｉｖ）フィルタ係数入力（４ｃ） ディジタルフィルタ演算に必要なフィルタ係数を、外部
ＲＯＭ１ｋもしくは、システムバス１ｗを介し、他のユ
ニットからＤＳＰ１ｊの内部メモリ２４に転送する。

（Ｖ）ディジタルフィルタ演算（４ｄ）フィルタ演算と
して具体的にはいくつかの方法が考えられるが，その一
例として次式（１），　（２）に示す処理を行なう。

Ｗｎ＝ＫＸｎ＋Ｂｔ・Ｗｎ−ｔ＋Ｂｚ・Ｗｎ−ｚ・・・
（１） Ｙｎ＝Ｗｎ＋Ａｚ−Ｗｎ−ｔ＋Ａｚ・Ｗｎ−ｚ　　−（
２）Ｋ：ゲイン係数、 ＡＩ，Ａ２，Ｂｌ，Ｂ２：フィルタ係数ｘｎ：入力デー
タ Ｙｎ：出力データ Ｗｎ−ｚ：Ｗｎの１時刻遅延データ Ｗｎ−ｚ：Ｗｎの２時刻遅延データ 電圧，電流データの複数のデータを用いて順次行い、演
算結果をＤＳＰ１ｊの内部ＲＡＭ２４に記憶する．ディ
ジタルフィルタの構成及び特性については後で詳細に説
明する。

（ｖｉ）シリアルデータ出力（１）（４８）上記したデ
ィジタルフィルタ演算結果を出力する前に、先に説明し
たＤＳＰ１ｊのシリアル入出力機能を用いて、シリアル
データを出力する。

第５図は、第１図の１ｎ及び１０に示したゲート回路及
びカウンタ回路の具体的な回路例である．第５図におい
て、ＳＥＬはボード（スレーブ）のセレクト信号、ＤＳ
はマスタＣＰＵ１ｒからのデータストローブ信号、Ｓ○
はＤＳＰ１ｊからのシリアルデータ、ＤＴＡＣＫはマス
タＣＰＵ１ｒに対してのアクノリツジ信号である。

５ａはＮＯＲ、５ｂはＡＮＤ、５ｃはカウンタ（シフト
レジスタ）、５ｄはオープンコレクタ形のＮＡＮＤゲー
トであり、各ゲート回路共に周知である。

第１図のＤＳＰ１ｊからシリアルデータ（“Ｌ　１１レ
ベル）を第５図５ｂのＡＮＤゲートのＳ○端子に印加す
る。

そうすることにより、カウンタ５ｃの入力端子Ａ，Ｂ及
びＣＬＲには１１　Ｌ　ｕレベルの信号が印加されるた
め、カウンタ５ｃの出力端子Ｑは“Ｌ　ｎとなり、１ｏ
のＤＴＡＣＫ信号は“Ｈ”となる．このＤＴＡＣＫ信号
が“Ｈ　”であるために、第１図の１ｒのマスタＣＰＵ
は、読み込み（または書込み）中であれば、その動作を
延ばす。（実際にはＤＴＡＣＫが“Ｌ”になるまで待ち
。）従って、ＤＳＰ１ｊからシリアル出力を１１　Ｌ，
　Ｉｔにして上記ＡＮＤゲート５ｂのＳＯ端子に印加す
ることにより、マスタＣＰＵ１ｒの動作を待ちの状態に
することができる． （ｖｉｉ）データ出力（４ｆ） ＤＳＰ１ｊはＲＡＭＩＱにディジタルフィルタ演算デー
タを出力する． （ｖｉｉ）シリアルデータ出力（２）（４　ｇ）４ｆの
ブロックにて、ディジタルフィルタ演算データの転送を
終了させたのち、マスクＣＰＩＪ１ｒに対し，アクセス
可能とするために、シリアルデータ（゛′Ｈ”）を（ｖ
ｉ）に説明したように第５図５ｂのＡＮＤゲートのＳＯ
端子に印加する。

そうすることにより、第５図５ｃのカウンタはカウント
アップ動作を開始し、所定の時間が経過したあと、出力
端子Ｑが１１　Ｈ　ｊ＃となり、ＤＴＡＣＫ信号はＩＩ
Ｌ”となる． 従って、マスタＣＰＵ１ｒは、データアクノリツジ信号
が返ってくるため、次の処理を行う。

（読込み中であれば、その動作を再開する．）以上述べ
た動作を周期Ｔごとに繰返す。

第６図は、本発明の動作を示す各部の波形を示すもので
ある。

ＤＳＰ１ｊは第６図（ａ）に示すアドレス情報及び（ｂ
）に示す書込み信号Ｗｐ　を出力する。

その前に、シリアルデータ（”Ｌ”）をＳｏ端子に印加
し、（Ｑ）に示すように、データ転送中（ＲＡＭ１ｕを
アクセスする間）は“Ｌ　７１となるようにし，転送後
はＩＩ　Ｈ　Ｉ＋となるようにする。

一方、マスタＣＰＵ１ｒは，ＤＳＰ１ｊとは非同期にＲ
ＡＭ１Ωをアクセスするために、（ｄ）に示すようなタ
イミングでアドレス情報を出力する。非同期にアクセス
しているため、ＲＡＭＩＱのアドレスＡは同時刻にＤＳ
Ｐ１ｊ及びマスタＣＰＵ１ｒからアクセスされることが
ある。従って、マスタＣＰＵ１ｒから見たときのデータ
の内容は不定となるのだが、（ｃ）のＳｏ信号により、
（ｅ）に示すようにＤＴＡＣＫ信号がＩＩ　Ｌ　Ｉ＋と
なる時間を延ばしているため、ＤＳＰ１ｊがデータ転送
を終了した後にデータを確定している。そのため、アド
レス一致したためによる、データが不定となることは完
全になくなるわけであり、保護リレーシステムとして誤
動作の要因になることがなく，高信頼度な保護リレーシ
ステムが構成できる。

第７図には、本発明の変形例の実施例を示す。

第７図において，７ａ及び７ｙのみが第１図に示したブ
ロック図と異なる。

７ａは、割込み信号発生機能を有するデュアルポートＲ
ＡＭであり、第８図８ａに詳細ブロックを示す。

８ａにおいて、Ｄｏ＝Ｄｎはデータパス、Ａｏ−Ａ，は
アドレスバスが接続される。ＩＮＴはデュアルポートＲ
ＡＭから発生する割込み信号である。

（実際は，ある固定のアドレスをアクセスすることによ
り、上記ＩＮＴ信号がアクティブになる。）ＣＳはチッ
プセレクト信号、ＯＥはアウトプットイネーブル信号、
ＷＥはライトイネーブル信号である。

次に、変形例の動作について説明する。

第１図の実施例では、１ｎのゲート回路にＤＳＰ１ｊか
らシリアル出力データを印加する例について述べた。変
形例では，フィルタ演算データを出力する前に、シリア
ル出力データのかわりに、デュアルポートＲＡＭ７ａか
らＩＮＴ信号がアクティブ（″Ｌ”）となるように、あ
る固定のアドレスをアクセスする。そうすることにより
、第７図７ｙに示す信号（Ｉ　Ｎ”ｒ）を出力し、１ｎ
のゲート回路に印加する。

また、第７図は１ｏのカウンタは、上記１ｎのゲート回
路がＬｔＬ″′となった直後から、ＤＳＰ１ｊがデュア
ルポートＲＡＭ７ａをアクセスする間まで、ＤＴＡＣＫ
を“Ｈ　ＩＩにするように動作させる．従って，第１図
に示した実施例と全く同様な効果がある。

さらに，レジスタ回路を設け、デュアルボートＲＡＭＩ
Ｑをアクセスする間，上記レジスタ回路に“Ｌ″　（実
際には０）のデータをＤＳＰ１ｊから出力することによ
り１ｎのゲート回路に１１　Ｌ　Ｉ＋レベルの信号を印
加するようにする。

従って、このような方法でも本発明の第１図に示した効
果があることは容易に理解できる。

本発明では、アナログ入力ユニットとシステムコントロ
ールユニットとのデータ転送の例について述べたが、こ
れ以外に、上述したようなＤＳＰを用いたユニット（例
えば数値演算ユニットなど）とシステムコントロールと
のデータ転送にも適用できることは言うまでもないこと
である。

〔発明の効果〕

本発明によれば、非同期で同一のデュアルボートＲＡＭ
を二つのプロセッサがアクセスする場合、アドレス競合
が生じても、データが不定になることがないので、保護
リレーシステムとして誤動作することがなく、信頼度を
向上できる。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図はＤＳＰ
のブロック図、第３図はデュアルポートＲＡＭのアドレ
ス競合時の各部のタイミング波形図、第４図は本発明の
実施例の動作フロー図、第５図は本発明の実施例の中の
要素回路図，第６図ＡＯ〜ＡＴＬ は本発明によるデュアルポートＲＡＭのアドレス競合時
の各部のタイミング波形図、第７図は本発明の実施例の
変形例のブロック図、第８図はデュアルポートＲＡＭの
ブロック図である。 １　ａ　，　１　ｂ　，　１　ｃ−ローバスフィルタ、
ｌｄ，ｌｅ，ｉｆ・・・サンプルホールド回路、１ｇ・
・・マルチプレクサ、１ｈ・・・アナログ／ディジタル
変換回路，１１・・・ランダムアクセスメモリ、１ｊ・
・・ディジタルシグナルプロセッサ、１ｐ・・・タイミ
ング制御回路。 ００〜｛）ＴＬ 高１図 率Ｓ区 高６図 （１）ヱドし又Ｌ　　　　　　　　　　　Ａ−Ｎ　　　
Ａ−Ｎ　　　　　　　　Ａ（ｂｌ唖　　　　　　　　　
　　　−“一『一一一（Ｃｐｓ０ （＋）士゜一タ ９＾

Claims (1)

1. 【特許請求の範囲】 １、あるシステムのデータを取込み、予め定められた処
   理手順に従つて一定周期ごとに演算処理を行う、待機機
   能のない高速プロセッサ、待機機能のあるプロセッサ及
   び共有メモリを備えたディジタル演算処理装置において
   、該待機機能のない高速プロセッサが該共有メモリをア
   クセスする間、該待機機能を有するプロセッサに対し待
   機信号を送出し、優先的に該共有メモリをアクセスする
   ようにしたことを特徴とするディジタル演算処理装置。 ２、前記待機機能のない高速プロセッサにディジタルシ
   グナルプロセッサを搭載してなるディジタル演算処理装
   置。 ３、前記第２項において、前記ディジタルシグナルプロ
   セッサからシリアルデータを該待機信号として送出する
   ことを特徴としたディジタル演算処理装置。 ４、前記第１項において、前記共有メモリに割込み信号
   発生機能付デュアルポートＲＡＭを搭載し、該共有メモ
   リに、前記待機機能のないプロセッサが割込み信号を出
   すようにして、この信号を待機信号として送出するよう
   にしたことを特徴としたディジタル演算処理装置。