JPH09160689A - データ転送回路 - Google Patents
データ転送回路Info
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- JPH09160689A JPH09160689A JP34474595A JP34474595A JPH09160689A JP H09160689 A JPH09160689 A JP H09160689A JP 34474595 A JP34474595 A JP 34474595A JP 34474595 A JP34474595 A JP 34474595A JP H09160689 A JPH09160689 A JP H09160689A
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- data transfer
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Abstract
(57)【要約】
【課題】ＣＰＵによるプログラム処理等の実行速度を落
とすことなく、複数組のデータ転送元とデータ転送先の
間でデータ転送を高速で実行するデータ転送回路を提供
する。 【解決手段】転送元バス切換信号を入力して複数のバス
から特定のバスをデータ出力用のバスに設定するデータ
転送元バス切換部と、転送先バス切換信号を入力して複
数のバスから特定のバスをデータ入力用のバスに設定す
るデータ転送先バス切換部と、転送制御データを入力し
て転送元バス切換信号と転送先バス切換信号を出力する
バス制御部を有するデータ転送回路。
とすことなく、複数組のデータ転送元とデータ転送先の
間でデータ転送を高速で実行するデータ転送回路を提供
する。 【解決手段】転送元バス切換信号を入力して複数のバス
から特定のバスをデータ出力用のバスに設定するデータ
転送元バス切換部と、転送先バス切換信号を入力して複
数のバスから特定のバスをデータ入力用のバスに設定す
るデータ転送先バス切換部と、転送制御データを入力し
て転送元バス切換信号と転送先バス切換信号を出力する
バス制御部を有するデータ転送回路。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル計算機に
おけるメモリ、または入力／出力装置の間の情報または
他の信号の相互接続または転送の技術分野に属する。こ
の発明は、システムバス等の上にデータ転送元とデータ
転送先を持つシステムにおいて、高速に、また、複数の
データ転送元とデータ転送先の組合せに対して同時にデ
ータ転送を実行できるデータ転送回路に関する。
おけるメモリ、または入力／出力装置の間の情報または
他の信号の相互接続または転送の技術分野に属する。こ
の発明は、システムバス等の上にデータ転送元とデータ
転送先を持つシステムにおいて、高速に、また、複数の
データ転送元とデータ転送先の組合せに対して同時にデ
ータ転送を実行できるデータ転送回路に関する。
【０００２】
【従来の技術】通常、コンピュータシステムでデータを
転送する場合、ＣＰＵ（Central Processing Unit ）が
データ転送元からデータを読出して、次にそのデータを
転送先に書込むという２回の動作が必要である。また、
一般に高速でデータ転送を実行する手段として、ＣＰＵ
とは独立して動作するＤＭＡ（Direct Memory Access）
転送という方法が用いられる。
転送する場合、ＣＰＵ（Central Processing Unit ）が
データ転送元からデータを読出して、次にそのデータを
転送先に書込むという２回の動作が必要である。また、
一般に高速でデータ転送を実行する手段として、ＣＰＵ
とは独立して動作するＤＭＡ（Direct Memory Access）
転送という方法が用いられる。
【０００３】
【発明が解決しようとする課題】前者の場合はＣＰＵに
よるプログラム処理の実行速度、およびデータ転送速度
が遅くなるという欠点を有する。またＤＭＡでもシステ
ムバスを使用するため、システムバスを使用するプログ
ラム処理がその間は停止するという欠点を有する。また
両者とも、システムバスはシステム全体で共有している
ため１組のデータ転送元とデータ転送先の間でしかデー
タ転送を実行できなかった。そこで本発明の目的はＣＰ
Ｕによるプログラム処理等の実行速度を落とすことな
く、複数組のデータ転送元とデータ転送先の間でデータ
転送を高速で実行するデータ転送回路を提供することに
ある。
よるプログラム処理の実行速度、およびデータ転送速度
が遅くなるという欠点を有する。またＤＭＡでもシステ
ムバスを使用するため、システムバスを使用するプログ
ラム処理がその間は停止するという欠点を有する。また
両者とも、システムバスはシステム全体で共有している
ため１組のデータ転送元とデータ転送先の間でしかデー
タ転送を実行できなかった。そこで本発明の目的はＣＰ
Ｕによるプログラム処理等の実行速度を落とすことな
く、複数組のデータ転送元とデータ転送先の間でデータ
転送を高速で実行するデータ転送回路を提供することに
ある。
【０００４】
【課題を解決するための手段】上記の目的は下記の本発
明によって達成される。すなわち、本発明は「データ転
送元バス切換部と、データ転送先バス切換部と、バス制
御部を有し、前記データ転送元バス切換部は転送元バス
切換信号を入力して複数のバスから特定のバスをデータ
出力用のバスに設定し、前記データ転送先バス切換部は
転送先バス切換信号を入力して複数のバスから特定のバ
スをデータ入力用のバスに設定し、前記バス制御部は転
送制御データを入力して前記転送元バス切換信号と前記
転送先バス切換信号を出力する、データ転送回路」であ
る。
明によって達成される。すなわち、本発明は「データ転
送元バス切換部と、データ転送先バス切換部と、バス制
御部を有し、前記データ転送元バス切換部は転送元バス
切換信号を入力して複数のバスから特定のバスをデータ
出力用のバスに設定し、前記データ転送先バス切換部は
転送先バス切換信号を入力して複数のバスから特定のバ
スをデータ入力用のバスに設定し、前記バス制御部は転
送制御データを入力して前記転送元バス切換信号と前記
転送先バス切換信号を出力する、データ転送回路」であ
る。
【０００５】本発明によれば、転送元バス切換信号を入
力したデータ転送元バス切換部により複数のバスから特
定のバスがデータ出力用のバスに設定され、転送先バス
切換信号を入力したデータ転送先バス切換部により複数
のバスから特定のバスがデータ入力用のバスに設定さ
れ、その転送元バス切換信号と転送先バス切換信号は転
送制御データを入力したバス制御部により出力される。
すなわち、複数のバスを有するから上記特定のバスを専
用使用するバスとすることができる。これにより、バス
を使用する他の処理の実行速度を落とすことなく、複数
組のデータ転送元とデータ転送先の間でデータ転送を高
速で実行することができる。
力したデータ転送元バス切換部により複数のバスから特
定のバスがデータ出力用のバスに設定され、転送先バス
切換信号を入力したデータ転送先バス切換部により複数
のバスから特定のバスがデータ入力用のバスに設定さ
れ、その転送元バス切換信号と転送先バス切換信号は転
送制御データを入力したバス制御部により出力される。
すなわち、複数のバスを有するから上記特定のバスを専
用使用するバスとすることができる。これにより、バス
を使用する他の処理の実行速度を落とすことなく、複数
組のデータ転送元とデータ転送先の間でデータ転送を高
速で実行することができる。
【０００６】また本発明は「前記複数のバスの内のすく
なくとも１つはＣＰＵと入出力装置の間に介在するシス
テムバスであるデータ転送回路」である。これにより、
システムバスを使用するＣＰＵによるプログラム処理等
の実行速度を落とすことなく、複数組のデータ転送元と
データ転送先の間でデータ転送を高速で実行することが
できる。また本発明は「前記データ出力用のバスと前記
データ入力用のバスはＦＩＦＯ（first in first out）
メモリを介在して接続されているデータ転送回路」であ
る。これにより、データ転送元とデータ転送先の間でデ
ータ転送速度が異なる場合においても、データ転送を実
行することができる。また本発明は「前記バス制御部が
出力する書込制御データに基づいて前記データ出力用の
バスのデータを前記ＦＩＦＯメモリに書込む制御を行う
書込制御部と、前記バス制御部が出力する読出制御デー
タに基づいて前記ＦＩＦＯメモリのデータを前記データ
入力用のバスに読出す制御を行う読出制御部を有するデ
ータ転送回路」である。これにより、データ転送におけ
るＦＩＦＯメモリの制御動作をバス制御部が一元的に制
御するこができデータ転送を効率的に実行することがで
きる。
なくとも１つはＣＰＵと入出力装置の間に介在するシス
テムバスであるデータ転送回路」である。これにより、
システムバスを使用するＣＰＵによるプログラム処理等
の実行速度を落とすことなく、複数組のデータ転送元と
データ転送先の間でデータ転送を高速で実行することが
できる。また本発明は「前記データ出力用のバスと前記
データ入力用のバスはＦＩＦＯ（first in first out）
メモリを介在して接続されているデータ転送回路」であ
る。これにより、データ転送元とデータ転送先の間でデ
ータ転送速度が異なる場合においても、データ転送を実
行することができる。また本発明は「前記バス制御部が
出力する書込制御データに基づいて前記データ出力用の
バスのデータを前記ＦＩＦＯメモリに書込む制御を行う
書込制御部と、前記バス制御部が出力する読出制御デー
タに基づいて前記ＦＩＦＯメモリのデータを前記データ
入力用のバスに読出す制御を行う読出制御部を有するデ
ータ転送回路」である。これにより、データ転送におけ
るＦＩＦＯメモリの制御動作をバス制御部が一元的に制
御するこができデータ転送を効率的に実行することがで
きる。
【０００７】
【発明の実施の形態】以下、本発明について実施の形態
により説明する。図１は本発明のデータ転送回路の一例
を示す図である。図１において、１はバス制御部、２は
データ転送元バス切換部、３はデータ転送先バス切換
部、４ａ，４ｂ，４ｃはそれぞれバス、５は転送元バス
切換信号、６は転送先バス切換信号、７は転送制御デー
タ、８ａ，８ｂ，８ｃ，８ｄ，８ｅはデータ転送元出力
端子、９ａ，９ｂ，９ｃ，９ｄ，９ｅはデータ転送先入
力端子、１０は転送制御データ入力端子である。ここに
「バス」は多数ある始点の中の任意のものから、多数あ
る終点の中の任意のものに情報を転送するための共通信
号線の束である。
により説明する。図１は本発明のデータ転送回路の一例
を示す図である。図１において、１はバス制御部、２は
データ転送元バス切換部、３はデータ転送先バス切換
部、４ａ，４ｂ，４ｃはそれぞれバス、５は転送元バス
切換信号、６は転送先バス切換信号、７は転送制御デー
タ、８ａ，８ｂ，８ｃ，８ｄ，８ｅはデータ転送元出力
端子、９ａ，９ｂ，９ｃ，９ｄ，９ｅはデータ転送先入
力端子、１０は転送制御データ入力端子である。ここに
「バス」は多数ある始点の中の任意のものから、多数あ
る終点の中の任意のものに情報を転送するための共通信
号線の束である。
【０００８】以上の構成において、転送制御データ７は
他の制御機構から転送制御データ入力端子１０を通じて
バス制御部１に出力される。たとえば転送制御データ入
力端子１０はシステムバスに接続されており、メモリに
格納された転送制御データをＣＰＵがシステムバス経由
で入力し、その転送制御データをシステムバス経由で転
送制御データ入力端子１０に出力する。転送制御データ
入力端子１０に出力された転送制御データ７にはバス４
ａ，４ｂ，４ｃのいずれを使用するかという情報が含ま
れており、バス制御部１はその転送制御データ７を入力
して転送元バス切換信号５と転送先バス切換信号６を出
力する。
他の制御機構から転送制御データ入力端子１０を通じて
バス制御部１に出力される。たとえば転送制御データ入
力端子１０はシステムバスに接続されており、メモリに
格納された転送制御データをＣＰＵがシステムバス経由
で入力し、その転送制御データをシステムバス経由で転
送制御データ入力端子１０に出力する。転送制御データ
入力端子１０に出力された転送制御データ７にはバス４
ａ，４ｂ，４ｃのいずれを使用するかという情報が含ま
れており、バス制御部１はその転送制御データ７を入力
して転送元バス切換信号５と転送先バス切換信号６を出
力する。
【０００９】データ転送元バス切換部２はその転送元バ
ス切換信号５を入力して複数のバス４ａ，４ｂ，４ｃか
ら特定のバス（たとえば４ａ）をデータ出力用のバスに
設定する。またデータ転送先バス切換部３はその転送先
バス切換信号６を入力して複数のバス４ａ，４ｂ，４ｃ
から特定のバス（たとえば４ａ）をデータ入力用のバス
に設定する。通常はデータ出力用のバスとデータ入力用
のバスには同一のバスが設定される。これにより、デー
タ転送元出力端子（たとえば８ａ）は、データ転送元バ
ス切換部２、バス４ａ、データ転送先バス切換部３を介
して、データ転送先入力端子（たとえば９ａ）と接続さ
れる。
ス切換信号５を入力して複数のバス４ａ，４ｂ，４ｃか
ら特定のバス（たとえば４ａ）をデータ出力用のバスに
設定する。またデータ転送先バス切換部３はその転送先
バス切換信号６を入力して複数のバス４ａ，４ｂ，４ｃ
から特定のバス（たとえば４ａ）をデータ入力用のバス
に設定する。通常はデータ出力用のバスとデータ入力用
のバスには同一のバスが設定される。これにより、デー
タ転送元出力端子（たとえば８ａ）は、データ転送元バ
ス切換部２、バス４ａ、データ転送先バス切換部３を介
して、データ転送先入力端子（たとえば９ａ）と接続さ
れる。
【００１０】図１の一例におけるデータ転送元出力端子
は８ａ〜８ｅの５つであり、データ転送先入力端子は９
ａ〜９ｅの５つである。転送制御データ７にはデータ転
送元出力端子８ａ〜８ｅのいずれを使用するか、そして
データ転送先入力端子９ａ〜９ｅのいずれを使用するか
という情報が含まれている。その情報によりデータ転送
元出力端子８ａ〜８ｅのいずれかとデータ転送先入力端
子９ａ〜９ｅのいずれかの組合せが任意に行われる。
は８ａ〜８ｅの５つであり、データ転送先入力端子は９
ａ〜９ｅの５つである。転送制御データ７にはデータ転
送元出力端子８ａ〜８ｅのいずれを使用するか、そして
データ転送先入力端子９ａ〜９ｅのいずれを使用するか
という情報が含まれている。その情報によりデータ転送
元出力端子８ａ〜８ｅのいずれかとデータ転送先入力端
子９ａ〜９ｅのいずれかの組合せが任意に行われる。
【００１１】図２はＦＩＦＯメモリを使用する本発明の
データ転送回路の一例を示す図である。図２において図
１と同一部分には同一番号が付されている。本発明を説
明する図において以下同様とする。図２において、１１
はＦＩＦＯメモリ、１２は書込制御部、１３は読出制御
部である。書込制御部１２はバス制御部１が出力する書
込制御データに基づいてデータ出力用のバスのデータを
ＦＩＦＯメモリ１１に書込む制御を行う。また、読出制
御部１３はバス制御部１が出力する読出制御データに基
づいてＦＩＦＯメモリ１のデータをデータ出力用のバス
に読出す制御を行う。
データ転送回路の一例を示す図である。図２において図
１と同一部分には同一番号が付されている。本発明を説
明する図において以下同様とする。図２において、１１
はＦＩＦＯメモリ、１２は書込制御部、１３は読出制御
部である。書込制御部１２はバス制御部１が出力する書
込制御データに基づいてデータ出力用のバスのデータを
ＦＩＦＯメモリ１１に書込む制御を行う。また、読出制
御部１３はバス制御部１が出力する読出制御データに基
づいてＦＩＦＯメモリ１のデータをデータ出力用のバス
に読出す制御を行う。
【００１２】この書込制御部１２と読出制御部１３の動
作はＦＩＦＯメモリ１１の設計仕様によって異なる。図
３はＦＩＦＯメモリの一例を示す図である。図３に示す
ＦＩＦＯメモリに基づいて説明する。この場合は、デー
タ出力用のバスはＦＩＦＯメモリのＡ０〜Ａ１７の端子
に接続され、データ入力用のバスはＦＩＦＯメモリのＢ
０〜Ｂ１７の端子に接続される。また、書込制御部の出
力端子は“ＣＬＯＣＫＡ”，“Ｗ／Ｒ（ＢＡＲ）Ａ”，
“ＣＳＡ（ＢＡＲ）”であり、それぞれＦＩＦＯメモリ
の“ＷＲＴＣＬＫ”，“ＷＲＴＥＮ１”，“ＷＲＴＥＮ
２（ＢＡＲ）”に接続されている。また、読出制御部の
出力端子は“ＣＬＯＣＫＢ”，“Ｗ／Ｒ（ＢＡＲ）
Ｂ”，“ＣＳＢ（ＢＡＲ）”であり、それぞれＦＩＦＯ
メモリの“ＲＤＣＬＫ”，“ＯＥ１（ＢＡＲ）”，“Ｒ
ＤＥＮ（ＢＡＲ）”と“ＯＥ２（ＢＡＲ）”に接続され
ている。
作はＦＩＦＯメモリ１１の設計仕様によって異なる。図
３はＦＩＦＯメモリの一例を示す図である。図３に示す
ＦＩＦＯメモリに基づいて説明する。この場合は、デー
タ出力用のバスはＦＩＦＯメモリのＡ０〜Ａ１７の端子
に接続され、データ入力用のバスはＦＩＦＯメモリのＢ
０〜Ｂ１７の端子に接続される。また、書込制御部の出
力端子は“ＣＬＯＣＫＡ”，“Ｗ／Ｒ（ＢＡＲ）Ａ”，
“ＣＳＡ（ＢＡＲ）”であり、それぞれＦＩＦＯメモリ
の“ＷＲＴＣＬＫ”，“ＷＲＴＥＮ１”，“ＷＲＴＥＮ
２（ＢＡＲ）”に接続されている。また、読出制御部の
出力端子は“ＣＬＯＣＫＢ”，“Ｗ／Ｒ（ＢＡＲ）
Ｂ”，“ＣＳＢ（ＢＡＲ）”であり、それぞれＦＩＦＯ
メモリの“ＲＤＣＬＫ”，“ＯＥ１（ＢＡＲ）”，“Ｒ
ＤＥＮ（ＢＡＲ）”と“ＯＥ２（ＢＡＲ）”に接続され
ている。
【００１３】書込みクロック“ＷＲＴＣＬＫ”と読出し
クロック“ＲＤＣＬＫ”は何ら制約がなく非同期であっ
ても同一であってもよい。“ＷＲＴＥＮ１”がＨｉｇｈ
かつ“ＷＲＴＥＮ２（ＢＡＲ）”がＬｏｗのとき“ＷＲ
ＴＣＬＫ”の立ち上がりのエッジでデータがメモリに書
込まれる。また“ＲＤＥＮ（ＢＡＲ）”，“ＯＥ１（Ｂ
ＡＲ）”，“ＯＥ２（ＢＡＲ）”のすべてがＬｏｗのと
き“ＲＤＣＬＫ”の立ち上がりのエッジでデータがメモ
リから読出される。図２においてＦＩＦＯメモリ以外の
部分の動作は図１の場合と同様であるから説明は省略す
る。
クロック“ＲＤＣＬＫ”は何ら制約がなく非同期であっ
ても同一であってもよい。“ＷＲＴＥＮ１”がＨｉｇｈ
かつ“ＷＲＴＥＮ２（ＢＡＲ）”がＬｏｗのとき“ＷＲ
ＴＣＬＫ”の立ち上がりのエッジでデータがメモリに書
込まれる。また“ＲＤＥＮ（ＢＡＲ）”，“ＯＥ１（Ｂ
ＡＲ）”，“ＯＥ２（ＢＡＲ）”のすべてがＬｏｗのと
き“ＲＤＣＬＫ”の立ち上がりのエッジでデータがメモ
リから読出される。図２においてＦＩＦＯメモリ以外の
部分の動作は図１の場合と同様であるから説明は省略す
る。
【００１４】
【実施例】図４は本発明のデータ転送回路を用いたコン
ピュータシステムを示す図である。図４において、１４
はＣＰＵ、１５はワークメモリ、１６は表示メモリ、１
７は表示制御部、１８は表示器である。また４ａはＣＰ
Ｕ１４と入出力装置の間に介在するシステムバスであ
り、４ｂはシステムバス以外のバスの１つである。この
ように本発明においては複数のバスのすくなくとも１つ
をシステムバスとすることができる。
ピュータシステムを示す図である。図４において、１４
はＣＰＵ、１５はワークメモリ、１６は表示メモリ、１
７は表示制御部、１８は表示器である。また４ａはＣＰ
Ｕ１４と入出力装置の間に介在するシステムバスであ
り、４ｂはシステムバス以外のバスの１つである。この
ように本発明においては複数のバスのすくなくとも１つ
をシステムバスとすることができる。
【００１５】また、本発明は図１、図２に示す構成のデ
ータ転送回路をコンピュータ本体等のシステムバスに付
加することができる。この付加する方法としては、たと
えば図１、図２に示す構成のデータ転送回路をプラグイ
ン接続用のユニットボード（サブユニットボード）とし
てプラグイン方式のメイン装置（コンピュータ本体等）
に接続する。この場合システムバスに接続する端子は、
バス（たとえば４ａ）とデータ転送元バス切換部との接
続端子、そのバスとデータ転送先バス切換部との接続端
子、および転送制御データ入力端子である。
ータ転送回路をコンピュータ本体等のシステムバスに付
加することができる。この付加する方法としては、たと
えば図１、図２に示す構成のデータ転送回路をプラグイ
ン接続用のユニットボード（サブユニットボード）とし
てプラグイン方式のメイン装置（コンピュータ本体等）
に接続する。この場合システムバスに接続する端子は、
バス（たとえば４ａ）とデータ転送元バス切換部との接
続端子、そのバスとデータ転送先バス切換部との接続端
子、および転送制御データ入力端子である。
【００１６】図４の構成において、動作について順を追
って説明する。ＣＰＵ１４はバス制御部１に対して、す
くなくともデータ転送元であるワークメモリ１５の読出
し開始アドレスと、データ転送先である表示メモリの書
込み開始アドレス、および転送データ長からなる情報を
転送制御データ７として出力する。バス接続をシステム
バス４ａからその他のバス４ｂに切換える情報を転送元
バス切換信号５としてデータ転送元バス切換部２に対し
バス制御部１が出力する。同様に、バス接続をシステム
バス４ａからその他のバス４ｂに切換える情報を転送先
バス切換信号６としてデータ転送先バス切換部３に対し
バス制御部１が出力する（図１参照）。
って説明する。ＣＰＵ１４はバス制御部１に対して、す
くなくともデータ転送元であるワークメモリ１５の読出
し開始アドレスと、データ転送先である表示メモリの書
込み開始アドレス、および転送データ長からなる情報を
転送制御データ７として出力する。バス接続をシステム
バス４ａからその他のバス４ｂに切換える情報を転送元
バス切換信号５としてデータ転送元バス切換部２に対し
バス制御部１が出力する。同様に、バス接続をシステム
バス４ａからその他のバス４ｂに切換える情報を転送先
バス切換信号６としてデータ転送先バス切換部３に対し
バス制御部１が出力する（図１参照）。
【００１７】データ転送元バス切換部２により、ワーク
メモリ１５のバスはその他のバス４ｂに接続される。ま
たデータ転送先バス切換部３により、表示メモリ１６の
バスはその他のバス４ｂに接続される。バス制御部１の
制御下において、書込制御部１２はワークメモリ１５に
読出アドレスとリード信号を出力しデータをバス４ｂ
（ワークメモリ１５の側）に読出す。このバス４ｂに読
出したデータをＦＩＦＯメモリ１１に書込み、読出アド
レスをインクリメントする。バス制御部１の制御下にお
いて、読出制御部１３はＦＩＦＯメモリ１１に書込まれ
たデータをバス４ｂ（表示メモリ１６の側）に読出す。
このバス４ｂに読出したデータを表示メモリ１６に書込
アドレスとライト信号を出力し表示メモリ１６に書込
み、書込アドレスをインクリメントする。
メモリ１５のバスはその他のバス４ｂに接続される。ま
たデータ転送先バス切換部３により、表示メモリ１６の
バスはその他のバス４ｂに接続される。バス制御部１の
制御下において、書込制御部１２はワークメモリ１５に
読出アドレスとリード信号を出力しデータをバス４ｂ
（ワークメモリ１５の側）に読出す。このバス４ｂに読
出したデータをＦＩＦＯメモリ１１に書込み、読出アド
レスをインクリメントする。バス制御部１の制御下にお
いて、読出制御部１３はＦＩＦＯメモリ１１に書込まれ
たデータをバス４ｂ（表示メモリ１６の側）に読出す。
このバス４ｂに読出したデータを表示メモリ１６に書込
アドレスとライト信号を出力し表示メモリ１６に書込
み、書込アドレスをインクリメントする。
【００１８】書込制御部１２と読出制御部１３はこの動
作を繰返し、転送制御データ７に含まれるデータ長の転
送を行う。転送終了後、バス制御部１はバス接続をシス
テムバス４ａに切換える情報を転送元バス切換信号５と
してデータ転送元バス切換部２に対し出力する。同様
に、バス接続をシステムバス４ａに切換える情報を転送
先バス切換信号６としてデータ転送先バス切換部３に対
し出力する。このようにして、バス接続をシステムバス
に戻してからＣＰＵ１４に対して転送終了信号を返す。
作を繰返し、転送制御データ７に含まれるデータ長の転
送を行う。転送終了後、バス制御部１はバス接続をシス
テムバス４ａに切換える情報を転送元バス切換信号５と
してデータ転送元バス切換部２に対し出力する。同様
に、バス接続をシステムバス４ａに切換える情報を転送
先バス切換信号６としてデータ転送先バス切換部３に対
し出力する。このようにして、バス接続をシステムバス
に戻してからＣＰＵ１４に対して転送終了信号を返す。
【００１９】上記の実施例では１組のデータ転送元とデ
ータ転送先の組合わせの例を説明したが、複数の組合わ
せによるデータ転送を同時に実行することは、上記の説
明から容易なことである。当然ながら、組合せの数が増
えることによりデータ転送が高速になる。また、上記の
実施例ではバスにおけるデータ転送方向が一方向である
が、ＦＩＦＯメモリを２つ使用する等の公知の技術によ
り双方向とすることができる。
ータ転送先の組合わせの例を説明したが、複数の組合わ
せによるデータ転送を同時に実行することは、上記の説
明から容易なことである。当然ながら、組合せの数が増
えることによりデータ転送が高速になる。また、上記の
実施例ではバスにおけるデータ転送方向が一方向である
が、ＦＩＦＯメモリを２つ使用する等の公知の技術によ
り双方向とすることができる。
【００２０】
【比較例】図４にしたがって、表示のためのデータがワ
ークメモリ１５に記憶されているとして、システムバス
４ａを使用して表示器１８に表示を行うための過程を比
較例として説明する。まずＣＰＵ１４はシステムバス４
ａを通じてワークメモリ１５から表示のためのデータを
読出す。次にそのデータはＣＰＵ１４によりシステムバ
ス４ａを通じて表示メモリ１６に書込まれる。表示メモ
リ１６に書込まれたデータは表示制御部１７によりＣＲ
Ｔ等の表示器１８に表示される。上記の過程では１ワー
ドのデータが転送されるだけであるから、全データの転
送の所要時間は長くなる。またデータ長の長いデータを
転送する間に、システムバス４ａが他に占領される場合
は、その間の時間が余分に必要である。また、このデー
タ転送によりシステムバス４ａが占領されるため、その
間の時間だけ他のプログラム処理に時間を要する。
ークメモリ１５に記憶されているとして、システムバス
４ａを使用して表示器１８に表示を行うための過程を比
較例として説明する。まずＣＰＵ１４はシステムバス４
ａを通じてワークメモリ１５から表示のためのデータを
読出す。次にそのデータはＣＰＵ１４によりシステムバ
ス４ａを通じて表示メモリ１６に書込まれる。表示メモ
リ１６に書込まれたデータは表示制御部１７によりＣＲ
Ｔ等の表示器１８に表示される。上記の過程では１ワー
ドのデータが転送されるだけであるから、全データの転
送の所要時間は長くなる。またデータ長の長いデータを
転送する間に、システムバス４ａが他に占領される場合
は、その間の時間が余分に必要である。また、このデー
タ転送によりシステムバス４ａが占領されるため、その
間の時間だけ他のプログラム処理に時間を要する。
【００２１】
【発明の効果】以上のように本発明によれば、バスを使
用する他の処理の実行速度を落とすことなく、複数組の
データ転送元とデータ転送先の間でデータ転送を高速で
実行することができる。また、複数のバスの内のすくな
くとも１つがＣＰＵと入出力装置の間に介在するシステ
ムバスである本発明によれば、システムバスを使用する
ＣＰＵによるプログラム処理等の実行速度を落とすこと
なく、複数組のデータ転送元とデータ転送先の間でデー
タ転送を高速で実行することができる。また、データ出
力用のバスとデータ入力用のバスがＦＩＦＯメモリを介
在して接続されている本発明によれば、データ転送元と
データ転送先の間でデータ転送速度が異なる場合におい
ても、データ転送を実行することができる。また、バス
制御部が出力する書込制御データに基づいて前記データ
出力用のバスのデータを前記ＦＩＦＯメモリに書込む制
御を行う書込制御部と、前記バス制御部が出力する読出
制御データに基づいて前記ＦＩＦＯメモリのデータを前
記データ出力用のバスに読出す制御を行う読出制御部を
有する本発明によれば、データ転送におけるＦＩＦＯメ
モリの制御動作をバス制御部が一元的に制御するこがで
きデータ転送を効率的に実行することができる。
用する他の処理の実行速度を落とすことなく、複数組の
データ転送元とデータ転送先の間でデータ転送を高速で
実行することができる。また、複数のバスの内のすくな
くとも１つがＣＰＵと入出力装置の間に介在するシステ
ムバスである本発明によれば、システムバスを使用する
ＣＰＵによるプログラム処理等の実行速度を落とすこと
なく、複数組のデータ転送元とデータ転送先の間でデー
タ転送を高速で実行することができる。また、データ出
力用のバスとデータ入力用のバスがＦＩＦＯメモリを介
在して接続されている本発明によれば、データ転送元と
データ転送先の間でデータ転送速度が異なる場合におい
ても、データ転送を実行することができる。また、バス
制御部が出力する書込制御データに基づいて前記データ
出力用のバスのデータを前記ＦＩＦＯメモリに書込む制
御を行う書込制御部と、前記バス制御部が出力する読出
制御データに基づいて前記ＦＩＦＯメモリのデータを前
記データ出力用のバスに読出す制御を行う読出制御部を
有する本発明によれば、データ転送におけるＦＩＦＯメ
モリの制御動作をバス制御部が一元的に制御するこがで
きデータ転送を効率的に実行することができる。
【図１】本発明のデータ転送回路の一例を示す図であ
る。
る。
【図２】ＦＩＦＯメモリを使用する本発明のデータ転送
回路の一例を示す図である。
回路の一例を示す図である。
【図３】ＦＩＦＯメモリの一例を示す図である。
【図４】本発明のデータ転送回路を用いたコンピュータ
システムを示す図である。
システムを示す図である。
１ バス制御部 ２ データ転送元バス切換部 ３ データ転送先バス切換部 ４ａ，４ｂ，４ｃ バス ５ 転送元バス切替信号 ６ 転送先バス切替信号 ７ 転送制御データ ８ａ，８ｂ，８ｃ，８ｄ，８ｅ データ転送元出力端子 ９ａ，９ｂ，９ｃ，９ｄ，９ｅ データ転送先入力端子 １０ 転送制御データ入力端子 １１ ＦＩＦＯメモリ １２ 書込制御部 １３ 読出制御部 １４ ＣＰＵ １５ ワークメモリ １６ 表示メモリ １７ 表示制御部 １８ 表示器
Claims (4)
- 【請求項１】データ転送元バス切換部と、データ転送先
バス切換部と、バス制御部を有し、 前記データ転送元バス切換部は転送元バス切換信号を入
力して複数のバスから特定のバスをデータ出力用のバス
に設定し、 前記データ転送先バス切換部は転送先バス切換信号を入
力して複数のバスから特定のバスをデータ入力用のバス
に設定し、 前記バス制御部は転送制御データを入力して前記転送元
バス切換信号と前記転送先バス切換信号を出力する、 ことを特徴とするデータ転送回路。 - 【請求項２】前記複数のバスの内のすくなくとも１つは
ＣＰＵと入出力装置の間に介在するシステムバスである
ことを特徴とする請求項１記載のデータ転送回路。 - 【請求項３】前記データ出力用のバスと前記データ入力
用のバスはＦＩＦＯメモリを介在して接続されているこ
とを特徴とする請求項１または２記載のデータ転送回
路。 - 【請求項４】前記バス制御部が出力する書込制御データ
に基づいて前記データ出力用のバスのデータを前記ＦＩ
ＦＯメモリに書込む制御を行う書込制御部と、前記バス
制御部が出力する読出制御データに基づいて前記ＦＩＦ
Ｏメモリのデータを前記データ入力用のバスに読出す制
御を行う読出制御部を有することを特徴とする請求項３
記載のデータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34474595A JPH09160689A (ja) | 1995-12-07 | 1995-12-07 | データ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34474595A JPH09160689A (ja) | 1995-12-07 | 1995-12-07 | データ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09160689A true JPH09160689A (ja) | 1997-06-20 |
Family
ID=18371657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34474595A Withdrawn JPH09160689A (ja) | 1995-12-07 | 1995-12-07 | データ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09160689A (ja) |
-
1995
- 1995-12-07 JP JP34474595A patent/JPH09160689A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030304 |