JPH02230445A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はコンビ一一夕等の情報処理装置に用いられる
メモリ装置に関するものである。

〔従来の技術〕

コンピュータのＣＰＵ（中央演算処理装置）等に接続さ
れて用いられるメモリ装置は、電源投入後に連続的に１
”込みアクセスを発し、各アクセス毎にアドレスを更新
して，、記憶部の全番地に同一の定データを書込むこと
により、記憶部の初期化を行うようにしている。

第３図は例えば特開昭６２＝１８５２９６号公報に示さ
れた従来のメモリ装置を示すブロック図であシ、１はメ
モリ装置、２はメモリ装置１に設けられ外部からアクセ
ス可能に成されたダイナミックＲＡＭ等から構成される
データの記憶部、３はメモリ装［１の外部のＣＰＵ等か
ら記憶部２をアクセスするためのアドレスバス、４は同
じく外部アクセスのためのデータバス、５は同じく外部
アクセスのためのコントロールバスである。

６は上記初期化の動作を制御する初期化制御回路、７は
初期化制御回路６によυ制御され、上記定データを発生
する定データ発生回路、８は定データ発生回路Ｔとデー
タバス４とを，記憶部２に切換え接続すると共に定デー
タにＦＣＣビットを付加するデータ制御回路、９は初期
化制御回路６によシ制御さミ）アドレスカウンタ、１０
はアドレスカウンタ９と上記アドレスバス３とを記憶部
２に切換え接続するアドレス制御回路、１１は記憶部２
のリフレッシー動作を制御するりフレッシー制御回路、
１２はコントロールバス５、初期化制御回路６及びリフ
レッシュ制御回路１１の要求に応じて、データ制御回路
８、アドレス制御回路１０及び記憶部２を制御するアク
セス制御回路である。

次に動作について説明する。メモリ装置１に電源が投入
されると、初期化制御回路６は定データ発生回路７、ア
ドレスカウンタ９及びアクセス制御回路１２を駆動する
。これに応じてアクセス制御回路１２は、データ制御回
路８を定データ発生回路７に接続させると共に、アドレ
ス制御回路１０をアドレスカウンタ９側に接続させる。

これによって、定データ発生回路７で発生された定デー
タはデータ制御回路８でＦＣＣビットを付加された後、
記憶部２に書込まれる。これと共にアドレスカウンタ９
からのアドレス信号がアドレス制御回路１０を介して記
憶部２の書込みアドレスを指定する。

１つの書込みアクセスが終了するとアドレスカウンタ９
はインクリメントされ、次のアドレスに書込みが行われ
る。この動作が繰返されることにょシ、記憶部２の全域
に定データが書込まれて、初期化が終了する。

初期化の終了後は、データ制御回路８及びアドレス制御
回路１０はデータバス４及びアドレスバス３を記憶部２
に接続して、ＣＰＵ等の外部からのアクセスが可能とな
る。また、リフレッシュ制御回路１１は所定のタイミン
グで、アドレスヵウンタ９を用いて、記憶部２のデータ
のリフレッシュ動作を制御する。

〔発明が解決しようとする課題〕

従来のメモリ装置は以上のように構成されているので、
初期化動作中に外部から記憶部２を使用すると、初期化
動作が優先するため、外部から指定されたアドレスのデ
ータが定データ発生回路７から出力される定データに書
換えられてしまい、このためコンビヱータのプログラム
処理を誤る等の問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、初期化動作中に外部から記憶部を使用するこ
とによシデータが書き換えられて誤った処理を行うこと
を防止することのできるメモリ装置を得ることを目的と
する。

〔課題を解決するための手段〕

この発明に係るメモリ装置は、定データ書込み手段によ
る初期化動作が記憶部全域に対して終了するまで、信号
出力回路によシ外部のＣＰＵ等にリセット信号を与えて
、外部アクセスを禁止させることができるようにしたも
のである。

〔作用〕

この発明におけるメモリ装置は、電源投入時等にリセッ
ト信号を外部Ｋ出力し、初期化動作が終了することによ
υリセットを解除する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図においては第３図と対応する部分には同一符号を付し
て説明を省略する。２０は信号出力回路、２１は信号出
力回路２０から出力される駆動信号、２２は信号出力回
路２０からメモリ装置１の外部に出力されるリセット信
号、２３はアドレスカウンタ９がカウントアップしたと
きに出力され、信号出力回路２０に加えられる終了信号
、２４はメモリ装置１にアドレスバス３、ｆ−タバス４
及びコントロールバス５を介して接続されるＣＰＵで、
上記リセット信号が加えられる。また３ｏは、前記初期
化制御回路６、定データ発生回路７、データ制御回路８
、アドレスヵウンタ９及びアドレス制御回路１０から構
成される定データ書込み手段である。

なお、初期化制御回路６、定データ発生回路γ、データ
制御回路８、アドレスカウンタ９、アドレス制御回路１
０及びアクセス制御回路１２により、記憶部２の全域に
定データを書込む初期化動作を行うと共に、この初期化
動作中は外部からのアクセスを不可能と成す定データ書
込み手段が構成されている。また、第３図におけるリフ
レッシュ制御回路１１は図示を省略されている。

次に動作について説明する。第２図の各信号のタイミン
グチャートを参照して説明すると、電源が投入される前
の状態では、信号出方回路２ｏは共にＬレベルのリセノ
ト状態を示す駆動信号２１及びリセット信号２２を出刀
している。このリセノト信号２２はＣＰＵ２４に加えら
れて、とのＣＰＵ２４をリセット状態にしている。

この状態において、電源が投入され電源電圧が立上ると
、各内部回路の立上シ時間ｔでは駆動信号２１及びリセ
ット信号２２はＬレベルとなっている。時間ｔが経過す
ると、駆動信号２１がＨレベルとなシ、これによって初
期化制御回路６が駆動される。そしてアクセス制御回路
１２、定デタ発生回路７、データ制御回路８、アドレス
ヵウンタ９及びアドレス制御回路１０等が動作されて、
前述した定データの記憶部２への書込みが行われる。こ
の書込み動作（初期化動作）中は、リセット信号２２は
Ｌレベルのリセット状態を保持しておシ、従って、定デ
ータの書込み動作中にＣＰＵ２４のプログラムが実行さ
れることが禁止される。また、定データの書込み動作中
は、アドレスヵウンタ９のカウント値が１つずつインク
リメントされる。

そして、アドレスカウンタ９がカウントアップし、記憶
部２の全域への定データの書込みが終了すると、アドレ
スカウンタ９よυ終了信号２３が信号出力回路２ロに加
えられる。これによってリセット信号２２はＨレベルと
なυ、ＣＰＵ２４のリセント状態が解除され、ＣＰＵ　
２　４から記憶部２へのアクセスが可能となる。

なお、上記実施例では、記憶部２及び初期化制御回路６
が各１つある場合について説明したが、これらの回路が
複数ある場合は、信号出力回路２０へ、複数のアドレス
カウンタ９のカウントアップによる終了信号を各々入力
し、これらの終了信号のＡＮＤ条件でＣＰＵ　２　４の
リセット信号２２をリセット解除状態にすることによシ
、上記実施例と同様の効果を奏する。

また、リセットスイッチ等を用いて信号出力回路２０を
制御することによシ、上記動作が実行されるようにして
もよく、このようにすれば記憶部２の初期化を、電源を
切ることなしに実行するととができる。

〔発明の効果〕

以上のように、この発明によれば、定データ書込み手段
による記憶部の初期化動作中は、信号出力回路によＣ　
’Ｊセット信号を出力し、初期化動作の終了時にリセッ
ト状態を解除するように構成したので、ＣＰＵ等の外部
装置が初期化動作中に記憶部を使用することによシ、情
報処理の誤動作を生じることを防止することができる効
果がある。

【図面の簡単な説明】 第１図はこの発明の一実施例によるメモリ装置を示すブ
ロック図、第２図は上記メモリ装置の動作を示すタイミ
ングチャート、第３図は従来のメモリ装置を示すブロッ
ク図である。 図において１はメモリ装置、２は記憶部、３は７　トレ
スハ，Ｘ、４　１ｄテータバス，５ｆｄコントロールバ
ス、６は初期化制御回路、７は定データ発生回路、８は
データ制御回路、９はアドレスヵウンタ、１０はアドレ
ス制御回路、１２はアクセス制御回路、２０は信号出力
回路、２１は駆動信号、２２はリセット信号、２３は終
了信号、２４はＣＰＵ，　３　０は定データ書込み手段
である。 なお、図中、同一符号は同一、又は相当部分を示す。 特 許 出 願 人 三菱電機株式会社 （外２名）

Claims (1)

【特許請求の範囲】
1. 外部からアクセス可能に成されデータを記憶する記憶部
   と、駆動信号に応じて、上記外部からのアクセスを不可
   能な状態にすると共に上記記憶部の全域に定データを書
   込み、書込みが終了すると終了信号を出力する定データ
   書込み手段と、上記駆動信号を出力すると共にリセット
   信号を外部に出力し、上記終了信号に応じて上記リセッ
   ト信号をリセット解除状態にする信号出力回路とを備え
   たメモリ装置。